@techreport{oai:ipsj.ixsq.nii.ac.jp:00024397,
 author = {鈴木, 一正 and 山品正勝 and 山田, 八郎 and 榎本, 忠儀 and Kazumasa, Suzuki and Masakazu, Yamashina and Hachiro, Yamada and Tadayoshi, Enomoto},
 issue = {82(1992-ARC-096)},
 month = {Oct},
 note = {マイクロプロセッサに用いられる演算器は，演算以外にも状態フラグの出力や演算結果の補正等の例外処理を行う．そのため，演算器を高速化するためには例外処理の回路を含めて高速化する必要がある．例外処理を高速化するためには，例外処理回路を演算器回路と並列にする方法が効果的である．そこで，例外処理回路の構成例として，桁上げ選択法を応用した零フラグ検出回路と，比較器を用いたオーバフロー補正回路を提案した．この回路を用いたオーバフロー補正機能と零フラグ検出機能を持つ16?bit加算器について，並列化の効果を見積ったところ，0．5μmCMOSで処理時間が4．20nsから3．05nsに改善され，演算時間が25%短縮された．, An arithmetic unit in a microprocessor not only has arithmetic operations but also has exception handling, for example flag detection and the result value correction. A parallel architecture for an arithmetic circuitry and an exception handling circuitry reduces the time required for exception handling, thus making the arithmetic unit faster. Examples of exception circuitry, a zero-flag detector and an overflow corrector are shown. These two circuitries reduce the operation time for a 16-bit adder with the zero-flag detection and overflow correction functions from 4.20ns to 3.05ns on a 0.5 micron CMOS technology.},
 title = {ALUの例外処理の高速化手法},
 year = {1992}
}