@techreport{oai:ipsj.ixsq.nii.ac.jp:00240530,
 author = {今井, 雅 and Masashi, Imai},
 issue = {48},
 month = {Nov},
 note = {VLSI 設計では，論理合成ツールを用いて RTL 記述からゲートレベル記述を設計することが多く，様々な設計制約を課して得られた合成結果から，求められる仕様にふさわしい回路を設計者が選択している．しかしながら，ツールによって得られる合成結果や評価値が異なり，どのような指標に基づいて選択すればよいか明確ではない．本稿では，論理合成ツールに対して設計制約を課して得られた回路の電力特性を評価した結果を示す．結論として，遅延・面積積最小回路，あるいは遅延・消費電力積最小回路を選択することは概ね妥当なことであることを明らかにする．, In VLSI design, it is often performed to design gate-level descriptions from RTL descriptions using logic synthesis tools, and designers select circuits suitable for the required specifications among synthesized results with imposed design constraints. However, it is not clear what criteria should be used for selection since the synthesized results and evaluation metrics vary depending on the tools. In this paper, we show some evaluation results of the characteristics of circuits obtained by imposing design constraints using a logic synthesis tool. As a result, it is generally reasonable to select circuits that minimize delay-area product or delay-power product.},
 title = {設計制約を課した論理合成結果選択の妥当性に関する一考察},
 year = {2024}
}