設計制約を課した論理合成結果選択の妥当性に関する一考察

• Item type: SIG Technical Reports(1)
• 公開日: 2024-11-05
• タイトル: 設計制約を課した論理合成結果選択の妥当性に関する一考察
• タイトル / 言語: en
• タイトル: A Study on the Validity of Logic Synthesis Result Selection with Imposed Design Constraints
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 弘前大学
• 著者所属(英): en
• 著者所属(英): Hirosaki University
• 著者名: 今井, 雅
• 著者名(英): Masashi, Imai
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: VLSI 設計では，論理合成ツールを用いて RTL 記述からゲートレベル記述を設計することが多く，様々な設計制約を課して得られた合成結果から，求められる仕様にふさわしい回路を設計者が選択している．しかしながら，ツールによって得られる合成結果や評価値が異なり，どのような指標に基づいて選択すればよいか明確ではない．本稿では，論理合成ツールに対して設計制約を課して得られた回路の電力特性を評価した結果を示す．結論として，遅延・面積積最小回路，あるいは遅延・消費電力積最小回路を選択することは概ね妥当なことであることを明らかにする．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In VLSI design, it is often performed to design gate-level descriptions from RTL descriptions using logic synthesis tools, and designers select circuits suitable for the required specifications among synthesized results with imposed design constraints. However, it is not clear what criteria should be used for selection since the synthesized results and evaluation metrics vary depending on the tools. In this paper, we show some evaluation results of the characteristics of circuits obtained by imposing design constraints using a logic synthesis tool. As a result, it is generally reasonable to select circuits that minimize delay-area product or delay-power product.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2024-SLDM-207, 号 48, p. 1-6, 発行日 2024-11-05
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会