eFPGA IP向け論理セルアーキテクチャのNV化の提案

• Item type: SIG Technical Reports(1)
• 公開日: 2024-11-05
• タイトル: eFPGA IP向け論理セルアーキテクチャのNV化の提案
• タイトル / 言語: en
• タイトル: Proposal for NV of Logic Cell Architecture for eFPGA Ips
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: ソニーセミコンダクタソリューションズ株式会社第1研究部門7部
• 著者所属: 熊本大学半導体・デジタル研究教育機構
• 著者所属: 熊本大学半導体・デジタル研究教育機構
• 著者所属: ソニーセミコンダクタソリューションズ株式会社第1研究部門7部
• 著者所属(英): en
• 著者所属(英): Department7 Research Division1, Sony Semiconductor Solutions Corporation
• 著者所属(英): en
• 著者所属(英): Research and Education Institute for Semiconductors and Informatics (REISI), Kumamoto University
• 著者所属(英): en
• 著者所属(英): Research and Education Institute for Semiconductors and Informatics (REISI), Kumamoto University
• 著者所属(英): en
• 著者所属(英): Department7 Research Division1, Sony Semiconductor Solutions Corporation
• 著者名: 平賀, 啓三; 瀬戸, 謙修; 飯田, 全広; 別所, 和宏
• 著者名(英): Keizo, Hiraga; Kenshu, Seto; Masahiro, Iida; azuhiro, Bessho
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 組み込みFPGA (eFPGA) のハード IP からソフト IP への転換が求められる中，本研究では，従来の Lookup Table（LUT）に代わる Programmable AND element（PAE）という新しいプログラマブル論理セルアーキテクチャを不揮発化する手法を提案する．PAE は，LUT と同等のセル数で，コンフィギュレーションメモリを約半数に削減できることが確認されており，高実装効率を実現できる．さらに，Non-Volatile Intellectual Property（NVIP）を用いて，PAE で構成された Configuration Logic Block（CLB）を不揮発化することで，高速起動，低消費電力，高い信頼性，セキュリティを実現する eFPGA の提案が期待できる．特に，組込みシステムやネットワーク機器など，一度設置されると頻繁にアクセスできないようなシステムにおいて，その効果が期待できる．本研究では，40nm MTJ/CMOS ハイブリッドプロセスを用いた PAE ベースの CLB の開発と，NVIP による不揮発化手法を提案する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As eFPGAs (embedded FPGAs) are required to shift from hard IP to soft IP, we propose to make a new programmable logic cell architecture called PAE (Programmable AND element), which can replace LUT, non-volatile. It has been confirmed that PAE can reduce the configuration memory to about half of that of LUT with the same number of cells, thus achieving high implementation efficiency. Furthermore, by non-volatilizing the Configuration Logic Block (CLB) composed of PAEs using Non-Volatile Intellectual Property (NVIP), we expect to propose an eFPGA that achieves fast startup, low power consumption, high reliability and security.This is particularly promising for embedded systems and network equipments that, once installed, are hard to be accessed frequently. We propose a PAE-based CLB using a 40nm MTJ/CMOS hybrid process and a non-volatilization method using NVIP.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2024-SLDM-207, 号 45, p. 1-6, 発行日 2024-11-05
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会