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アイテム
Double Diffusion Break FinFETプロセスにおける面積ペナルティを軽減するセル内トランジスタ再配置法
https://ipsj.ixsq.nii.ac.jp/records/240521
https://ipsj.ixsq.nii.ac.jp/records/2405216f7a60cf-addf-4aaa-8796-a9085c32de55
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM24207039.pdf (1.3 MB)
2026年11月5日からダウンロード可能です。
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Copyright (c) 2024 by the Information Processing Society of Japan
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| 非会員：¥660, IPSJ:学会員：¥330, SLDM:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2024-11-05 | |||||||||
| タイトル | ||||||||||
| タイトル | Double Diffusion Break FinFETプロセスにおける面積ペナルティを軽減するセル内トランジスタ再配置法 | |||||||||
| タイトル | ||||||||||
| 言語 | en | |||||||||
| タイトル | Area Penalty Mitigation by Inter-cell Transistor Reordering in Double Diffusion Break FinFET Process | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||||
| 資源タイプ | technical report | |||||||||
| 著者所属 | ||||||||||
| 早稲田大学大学院情報生産システム研究科 | ||||||||||
| 著者所属 | ||||||||||
| 早稲田大学大学院情報生産システム研究科 | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Graduate School of Information, Production and System, Waseda University | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Graduate School of Information, Production and System, Waseda University | ||||||||||
| 著者名 |
西澤, 真一
× 西澤, 真一
× 木村, 晋二
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| 著者名(英) |
Shinichi, Nishizawa
× Shinichi, Nishizawa
× Shinji, Kimura
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 本論文では Double Diffusion Break FinFET プロセスにおける面積ペナルティを軽減させるための，セル内のトランジスタの再配置法について述べる．第一世代の FinFET プロセスでは隣接セル間のリーク電流を遮断するために，Double Diffusion Break が必要であったが，2 つのダミートランジスタが必要であり面積オーバーヘッドが大きい課題があった．本論文ではセル内のトランジスタ配置を変更する事で，Double Diffusion Break が必要なルールにおいて積極的に Single Diffusion Break を適用する事で，セル内の面積ペナルティを削減する．ベンチマーク回路による実験の結果，提案方法を用いる事で平均的に 4.4% 回路面積を削減することがで来た． | |||||||||
| 論文抄録(英) | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | This paper proposes standard cell layout style and transistor reordering algorithm to reduce the area penalty in the double-diffusion break FinFET process. First generation of FinFET process technology requires a double-diffusion break to shutdown leakage current under the dummy gate, however it need two the dummy gates at the cell edge and requires large area. This penalty can be mitigated by sharing the common VDD/VSS diffusions at neighbour cells to reduce the use of double diffusion break. We propose a FinFET cell layout style and transistor reorder algorithm which shares same VDD/VSS nodes can be shared with adjacent cells. Experimental result show that the proposed cell library with new layout style and reordering algorithm achieves 4.40% area reduction in average. I. | |||||||||
| 書誌レコードID | ||||||||||
| 収録物識別子タイプ | NCID | |||||||||
| 収録物識別子 | AA11451459 | |||||||||
| 書誌情報 |
研究報告システムとLSIの設計技術（SLDM） 巻 2024-SLDM-207, 号 39, p. 1-6, 発行日 2024-11-05 |
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| ISSN | ||||||||||
| 収録物識別子タイプ | ISSN | |||||||||
| 収録物識別子 | 2188-8639 | |||||||||
| Notice | ||||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||||
| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
