@techreport{oai:ipsj.ixsq.nii.ac.jp:00240495,
 author = {三木, 勇人 and 四柳, 浩之 and 橋爪, 正樹 and Hayato, Miki and Hiroyuki, Yotsuyanagi and Masaki, Hashizume},
 issue = {13},
 month = {Nov},
 note = {近年，偽造 IC の増加が電子機器の信頼性とセキュリティに対する主な脅威となっている．そこで，IC チップの信頼性とセキュリティ機能の向上のための技術として Physically Unclonable Function (PUF) が期待されている．PUF は，トランジスタの閾値や配線寄生容量などの製造時に発生するばらつきを利用して固有値を生成し，IC チップの個体識別を行うことができる．しかし，固有値生成を行うには PUF 回路を追加する必要があり，エリアオーバーヘッドが問題となる．そこで，遅延検査容易化設計に遅延型 PUF の 1 種であるアービター PUF を組み込む手法を提案し，設計，面積評価とシミュレーションを行った．シミュレーションを行った結果，レスポンスが不定値として出力されたため，シミュレーション上で信号遷移が同時であるように設計されたことを確認した．また，アービター PUF を直接追加実装するよりもエリアオーバーヘッドが抑制可能であることも確認した．, In recent years, the increase in counterfeit ICs has become one of the main threats to the reliability and security of electronic devices. Physically Unclonable Function(PUF) has been proposed to improve the security and reliability of ICs. PUF can generate unique values by utilizing manufacturing variations such as transistor thresholds and wiring parasitic capacitances and can identify individual chips. However, the PUF circuit must be embedded to generate unique values, which increases the area overhead. This paper proposes a new design of an arbiter PUF embedded in a design-for-testability circuit. The delay elements in the delay testable circuit are also used for the arbiter PUF. We implement the proposed circuit and evaluate the area overhead. The simulation results confirmed that the response of the arbiter PUF is not predictable and depends on the device variations. We also confirmed that the area overhead can be reduced compared to separately implementing an arbiter PUF.},
 title = {アービターPUFを組込んだ遅延検査容易化設計について},
 year = {2024}
}