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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2024
  4. 2024-SLDM-207

近似乗算器用BIST内の疑似乱数回路の面積削減について

https://ipsj.ixsq.nii.ac.jp/records/240494
https://ipsj.ixsq.nii.ac.jp/records/240494
4c5d7d47-3c14-4673-9ad2-9f8c40a0bf1f
名前 / ファイル ライセンス アクション
IPSJ-SLDM24207012.pdf IPSJ-SLDM24207012.pdf (1.2 MB)
Copyright (c) 2024 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2024-11-05
タイトル
タイトル 近似乗算器用BIST内の疑似乱数回路の面積削減について
タイトル
言語 en
タイトル On Reducing Area Overhead of Pseudo-Random Pattern Generator in BIST for Approximate Multiplier
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
徳島大学大学院創成科学研究科電気電子システムコース
著者所属
徳島大学大学院社会産業理工学研究部
著者所属
放送大学徳島学習センター
著者所属(英)
en
Graduate School of Advanced Technology and Science, Tokushima University
著者所属(英)
en
Graduate School of Technology, Industrial and Social Sciences, Tokushima University
著者所属(英)
en
The Open University of Japan
著者名 赤松, 大地

× 赤松, 大地

赤松, 大地

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四柳, 浩之

× 四柳, 浩之

四柳, 浩之

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橋爪, 正樹

× 橋爪, 正樹

橋爪, 正樹

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著者名(英) Daichi, Akamatsu

× Daichi, Akamatsu

en Daichi, Akamatsu

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Hiroyuki, Yotsuyanagi

× Hiroyuki, Yotsuyanagi

en Hiroyuki, Yotsuyanagi

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Masaki, Hashizume

× Masaki, Hashizume

en Masaki, Hashizume

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論文抄録
内容記述タイプ Other
内容記述 近年,演算の誤りを一定の範囲で許容できる用途において,低消費電力化や低面積化のために近似演算が注目されている.近似演算の一手法として,乗数と被乗数の桁数に基づいて演算結果の下位ビットを切り捨てる乗算器が提案されている.我々は過去に近似乗算器用のテスト容易化設計として,近似条件を考慮し,BIST で用いるテストパターン生成回路 (PRPG) の面積を削減する手法を提案した.本研究では近似条件に応じて動作する選択回路を低面積化する設計改良を行った.その結果,PRPG の面積オーバーヘッドを更に最大約 20% 削減できることを確認した.
論文抄録(英)
内容記述タイプ Other
内容記述 Recently, approximate computing has attracted attention as a method to reduce power consumption and area for error-tolerant applications with an acceptable loss of accuracy. The Static Segment Method (SSM) is one of the approximate multiplier designs that truncates the lower bits based on the number of significant digits of the multiplicands. We have proposed a method to reduce the test pattern generation circuit (PRPG) area used in BIST by considering the approximation condition as a testability design for the approximate multiplier. In this study, we improved the design to reduce the area of the selection circuit that provides pseudo-random patterns to the multiplier according to the approximation conditions. We confirmed that the area overhead of the PRPG can be further reduced by up to approximately 20%.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2024-SLDM-207, 号 12, p. 1-6, 発行日 2024-11-05
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8639
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 07:57:43.465897
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