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アイテム
RWC - 1の要素プロセッサ －細粒度並列処理機能の強化－
https://ipsj.ixsq.nii.ac.jp/records/24033
https://ipsj.ixsq.nii.ac.jp/records/2403352caa0d0-d8c5-4ca7-9208-55810cf5b6cd
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-ARC96119043.pdf (698.3 kB)
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Copyright (c) 1996 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1996-08-27 | |||||||
| タイトル | ||||||||
| タイトル | RWC - 1の要素プロセッサ －細粒度並列処理機能の強化－ | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | RWC - 1 Processor Elements -an extension for fine grain parallel executions- | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （技組）新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| （技組）新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| （技組）新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| （技組）新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| 電子技術総合研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Electrotechnical Laboratory | ||||||||
| 著者名 |
松岡, 浩司
岡本, 一晃
廣野, 英雄
横田, 隆史
坂井, 修一
× 松岡, 浩司 岡本, 一晃 廣野, 英雄 横田, 隆史 坂井, 修一
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| 著者名(英) |
Hiroshi, Matsuoka
Kazuaki, Okamoto
Hideo, Hirono
Takashi, Yokota
Shuichi, Sakai
× Hiroshi, Matsuoka Kazuaki, Okamoto Hideo, Hirono Takashi, Yokota Shuichi, Sakai
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 並列実行モデルとプロセッサ間通信の観点から超並列計算機RWC?1の要素プロセッサの概要について述べる．RWC?1の要素プロセッサは通信と処理を融合し，かつ単純化したアーキテクチャであるRICA (educed Inter?processor Communication Architectur)を採用し，細粒度の並列処理を効率良く実行することができる．本稿では，スーパスカラプロセッサのデータパスを利用することによって現実的なコストでRICAを実装する方式を提案する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | From the view point of parallel execution models and inter-processor communication architecture, an overview of processor elements of massive parallel computer RWC-1 is discussed. RWC-1 processor elements adopt the RICA (Reduced Inter-processor Communication Architecture) in which communications and processing are fused and simplified to increase fine grain parallel execution efficiency. A 〓 effective implementation method for RICA which uses the data paths of conventional super-scalar processors are proposed. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1996, 号 80(1996-ARC-119), p. 251-256, 発行日 1996-08-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
