@techreport{oai:ipsj.ixsq.nii.ac.jp:00024019,
 author = {沖野, 晃一 and 冨田, 裕人 and 橋本, 浩二 and 山崎, 雅也 and 大澤, 拓 and 白川, 暁 and 吉井, 卓 and 岩下, 茂信 and 宮嶋, 浩志 and 村上, 和彰 and Koichi, Okino and Hiroto, Tomita and Koji, Hashimoto and Masaya, Yamasaki and Taku, Ohsawa and Satoru, Shirakawa and Takashi, Yoshii and Shigenobu, Iwashita and Hiroshi, Miyajima and Kazuaki, Murakami},
 issue = {80(1996-ARC-119)},
 month = {Aug},
 note = {本稿は，九州大学で現在開発中のPPRAM^R_<mf>仕様に基づく最初の試作LSIであるPPRAM^R_<mf>256?4のハードウエア構成について述べている．計画では，0．25μm　CMOS，2層金属配線を用いて，"256"Mビット(2Mバイト）DRAMと"4"個の汎用プロセッサを1チップに搭載する．各プロセッサのロジック規模は50万トランジスタ程度で，24Kバイト・キャッシュを装備．プロセッサ当たりのローカル・メモリ容量は8Mバイトとなる．1998年度中の完成を目指している．, This paper describes the hardware organization of the first prototype LSI chip based on the PPRAM^R_<mf> architecture, or PPRAM^R_<mf>256-4, which is now under development at Kyushu University. The PPRAM^R_<mf>256-4 will integrate 256Mb DRAM and four processors into a single chip with a 0.25μm CMOS technology. Each PE (Processing Element) will consist of a simple RISC processor of 500KTr, 24Kbyte cache memory, and 8Mb local DRAM memory. The development will complete by March, 1999.},
 title = {PPRAMRmf仕様に準拠したパイロット・チップPPRAMRmf256 - 4の開発},
 year = {1996}
}