PPRAMRmf仕様に準拠したパイロット・チップPPRAMRmf256 - 4の開発

• Item type: SIG Technical Reports(1)
• 公開日: 1996-08-27
• タイトル: PPRAMRmf仕様に準拠したパイロット・チップPPRAMRmf256 - 4の開発
• タイトル / 言語: en
• タイトル: PPRAMRmf256 - 4 A Pilot Chip Based on the PPRAMRmf Architecture
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学工学部情報工学科
• 著者所属: 九州大学工学部情報工学科
• 著者所属: 九州大学工学部情報工学科
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学大学院システム情報科学研究科情報工学
• 著者所属: 九州大学大学院システム情報科学研究科情報工学／PPRAMコンソーシアム設立準備会
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Kyushu University
• 著者所属(英): en
• 著者所属(英): Kyushu University/PPRAM Consortium : Launch Working Group
• 著者名: 沖野, 晃一; 冨田, 裕人; 橋本, 浩二; 山崎, 雅也; 大澤, 拓; 白川, 暁; 吉井, 卓; 岩下, 茂信; 宮嶋, 浩志; 村上, 和彰
• 著者名(英): Koichi, Okino; Hiroto, Tomita; Koji, Hashimoto; Masaya, Yamasaki; Taku, Ohsawa; Satoru, Shirakawa; Takashi, Yoshii; Shigenobu, Iwashita; Hiroshi, Miyajima; Kazuaki, Murakami
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿は，九州大学で現在開発中のPPRAM^R_<mf>仕様に基づく最初の試作LSIであるPPRAM^R_<mf>256?4のハードウエア構成について述べている．計画では，0．25μm CMOS，2層金属配線を用いて，"256"Mビット(2Mバイト）DRAMと"4"個の汎用プロセッサを1チップに搭載する．各プロセッサのロジック規模は50万トランジスタ程度で，24Kバイト・キャッシュを装備．プロセッサ当たりのローカル・メモリ容量は8Mバイトとなる．1998年度中の完成を目指している．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper describes the hardware organization of the first prototype LSI chip based on the PPRAM^R_<mf> architecture, or PPRAM^R_<mf>256-4, which is now under development at Kyushu University. The PPRAM^R_<mf>256-4 will integrate 256Mb DRAM and four processors into a single chip with a 0.25μm CMOS technology. Each PE (Processing Element) will consist of a simple RISC processor of 500KTr, 24Kbyte cache memory, and 8Mb local DRAM memory. The development will complete by March, 1999.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1996, 号 80(1996-ARC-119), p. 167-172, 発行日 1996-08-27
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会