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  1. 研究報告
  2. 数理モデル化と問題解決(MPS)
  3. 2024
  4. 2024-MPS-150

LSI詳細配線設計の並列処理効率化を指向した回路分割手法

https://ipsj.ixsq.nii.ac.jp/records/238526
https://ipsj.ixsq.nii.ac.jp/records/238526
8c1ff328-2a96-4670-a571-8affad35d3bf
名前 / ファイル ライセンス アクション
IPSJ-MPS24150006.pdf IPSJ-MPS24150006.pdf (1.8 MB)
 2026年8月29日からダウンロード可能です。
Copyright (c) 2024 by the Information Processing Society of Japan
非会員:¥660, IPSJ:学会員:¥330, MPS:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2024-08-29
タイトル
タイトル LSI詳細配線設計の並列処理効率化を指向した回路分割手法
タイトル
言語 en
タイトル Circuit Partitioning Method for Parallel Processing of LSI Detailed Routing
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
東京農工大学工学府
著者所属
東京農工大学工学府
著者名 小林, 大知

× 小林, 大知

小林, 大知

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藤吉, 邦洋

× 藤吉, 邦洋

藤吉, 邦洋

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論文抄録
内容記述タイプ Other
内容記述 集積回路の配線設計は,接続すべき多数の端子が密集し複雑に絡み合っているため領域を分割し複数の領域で配線を並列に計算することは難しいとされている.しかし,配線領域に余裕がある場合には,FPGA の配線設計と同様の手法で並列処理が可能であることが示されているが,適切に領域を分割できないことが問題となっていた.従来の回路分割手法では,分割された領域をまたぐような配線を減少させることは可能であるが,領域ごとの配線に関わる計算時間が大きく偏り,最終的な計算時間が増加してしまうという課題があった.本研究では,解析的配置手法の考え方を利用し,線型計画法を用いて配線長が短くなるように 1 次元空間上に素子を並べ適切な位置で分割するという回路分割手法を提案する.計算機実験の結果,配線時間の偏りが減少する傾向がみられた.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10505667
書誌情報 研究報告数理モデル化と問題解決(MPS)

巻 2024-MPS-150, 号 6, p. 1-6, 発行日 2024-08-29
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8833
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 08:32:22.928005
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