シングルチップマルチプロセッサ上でのマルチグレイン並列処理

• Item type: SIG Technical Reports(1)
• 公開日: 1998-08-05
• タイトル: シングルチップマルチプロセッサ上でのマルチグレイン並列処理
• タイトル / 言語: en
• タイトル: Multigrain Parallel Processing on the Single Chip Multiprocessor
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属: （株）東芝
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electronics and Computer Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electronics and Computer Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Toshiba Corporation
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electronics and Computer Engineering, Waseda University
• 著者名: 木村, 啓二; 尾形, 航; 岡本, 雅己; 笠原, 博徳
• 著者名(英): Keiji, Kimura; Wataru, Ogata; Masami, Okamoto; Hironori, Kasahara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 1チップ上に集積可能なトランジスタ数の増大に従い，次世代マイクロプロセッサでは，これらのトランジスタをいかに有効に利用し，プロセッサの実効性能を向上させるかが大きな課題になっている．しかし，現在主流のスーパースカラあるいはVLIW，それらの複合形のマイクロプロセッサでは，命令レベル並列性等の限界によりスケーラブルな実効性能の向上が困難と考えられている．これに対して，筆者等は従来のチップ内命令レベル細粒度並列処理に加え，より並列性の大きいループイタレーションレベルの中粒度並列処理（ループ並列処理），サブルーチン，ループ，基本ブロック間の粗粒度並列性を階層的に組み合わせて使用するマルチグレイン並列処理をチップ内で実現できるシングルチップマルチプロセッサ(SCM)は真の実効性能を向上を可能にすると考えている．本論文では，マルチグレイン並列処理を効果的に実現できるSCM検討の第一歩として，共有キャッシュ，グローバルレジスタ，分散共有メモリ，ローカルメモリの有効性に関する基本評価を行なった結果について述べる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: With the increase of the number of transistors integrated on a chip, how to use transistors efficiently and improve effective performance of a processor is getting an important problem. However, it has been thought that superscalar and VLIW which have been popular architectures would have difficulty to obtain scalable improvement of effective performance because of limitation of instruction level parallelism. To cope with this problem, the authors have been proposing a single chip multiprocessor(SCM) approach to use multi grain parallelism inside a chip, which hierarchicaly exproits loop parallelism with large parallelism and coarse grain parallelism among subroutines, loops and basic blocks in addition to instruction level parallelism. This paper describes preliminary evaluation of effectiveness of single chip multiprocessor architecture with a shared cache, global registers, distributed shared memory and/or local memory as the first step of research on SCM architecture for supporting effective realization of multi grain parallel processing.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1998, 号 70(1998-ARC-130), p. 25-30, 発行日 1998-08-05
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会