@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00238259,
 author = {田宮, 豊 and 中村, 洋介 and 児玉, 宏喜 and 伊藤, 真紀子 and 渡部, 康弘 and 吉川, 隆英 and Yutaka, Tamiya and Yousuke, Nakamura and Hiroyoshi, Kodama and Makiko, Ito and Yasuhiro, Watanabe and Takahide, Yoshikawa},
 book = {DAシンポジウム2024論文集},
 month = {Aug},
 note = {近年の Deep Learning では複数ビット精度の浮動小数点データ型が使われる．そこでは演算に求められる精度やメモリ効率によって FP64，FP32，FP16，Bfloat16，および FP8 などのビット精度が使われている．一方，ハードウエアで演算する場合はビット精度ごとに浮動小数点演算器を実装する必要がある．複数の演算器を個別に持つことは回路面積の増大が問題となる．本論文では複数ビット精度の浮動小数点乗算器における回路共有化による面積削減を提案する．フロアプラン評価ツールによる FP32/64MUL の回路共有結果から，遅延をほぼ維持したまま面積削減が可能なことが分かった．, Recent Deep Learning algorithms use multiple precisions for their floating-point data. They use FP64, FP32, FP16, Bfloat16, or FP8, considering the tradeoff between calculation precision and memory usage. If the hardware supports those multiple precisions, it must be implemented with floating-point operation units of each precision and involves a problem of increasing the circuit area. In order to solve this problem, we propose a circuit-sharing implementation between multiple precisions floating-point multipliers. According to our floorplan-level implementation evaluation, the circuit-sharing results in efficient area reduction, while the delay is almost unchanged.},
 pages = {223--228},
 publisher = {情報処理学会},
 title = {複数精度対応の浮動小数点乗算器における回路共有の評価},
 volume = {2024},
 year = {2024}
}