大規模集合演算プロセッサ（SOP）の FPGA 実装と高速化

• Item type: Symposium(1)
• 公開日: 2024-08-21
• タイトル: 大規模集合演算プロセッサ（SOP）の FPGA 実装と高速化
• タイトル / 言語: en
• タイトル: FPGA Implementation and Acceleration of Set Operating Processor (SOP)
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: システム・アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 愛媛大学大学院理工学研究科
• 著者所属: 株式会社エイ・オー・テクノロジーズ
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Advanced Original Technologies Corporation
• 著者名: 西川, 竜矢; 山本, 隆介; 王, 森レイ; 亀山, 修一; 甲斐, 博; 高橋, 寛; 井上, 克己
• 著者名(英): Tatsuya, Nishikawa; Ryusuke, Yamamoto; Senling, Wang; Shuichi, Kameyama; Hiroshi, Kai; Hiroshi, Takahashi; Katsumi, Inoue
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 従来の手続き型情報処理アーキテクチャを用いた情報検索では，記憶装置と演算装置間のデータ転送速度が全体性能のボトルネックとなり，膨大なデータに対するパターン認識処理の高速化および効率化には限界がある．特に IoT 分野での画像等において，スタンドアローン型のパターン認識を実現することは困難である．この課題を解決するため，データの格納場所で演算を行う Processing In Memory (PIM) アーキテクチャが注目されている．Set Operating Processor (SOP) は，論理演算機能を持つ細粒度記憶素子（レジスタ）を行列状に相互接続し，記憶素子に格納されたデータに対して集合演算（パターンマッチング）を超並列で実行できる新規の PIM アーキテクチャである．本研究では，大規模な SOP コアを FPGA 上に実装し，SOP の実装面積および処理性能を評価することを目的とする．SOP におけるパターンマッチング処理の高速化を図るため，① 従来の SOP アーキテクチャにバレルシフタ構造を追加してパターンの位置情報演算を高速化し，ハードウェアを改良し，② SOP コアとホスト間のデータ伝送速度を PCI Express XDMA コアのストリーミングインターフェースを利用して向上させた．Xilinx の Alveo U50 データセンターアクセラレータカードにおいて，25,000 個の演算機能付き記憶素子（ピクセル）を含む行列を実装し，独自開発した機能検証ツールを用いて SOP の機能検証および性能評価を行った．提案する FPGA 実装アーキテクチャを用いたシステム全体の性能評価により，FPGA 方式 SOP においても様々な分野のパターン認識に利用できることを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In traditional Von-Neuman-type processors used for data retrieval, the data transfer speed between storage and processing units often bottlenecks overall performance, limiting the efficiency and acceleration of pattern recognition processes for massive datasets. Especially in the IoT field, it is difficult to implement stand-alone pattern recognition for pictures. To address this challenge, Processing In Memory (PIM) architectures, which perform computations at the data storage locations, have gained significant attention. The Set Operating Processor (SOP) is a novel PIM architecture that interconnects fine-grained storage elements (registers) in a matrix configuration, enabling ultra-parallel set operations (pattern matching) directly on the stored data. This study aims to implement a large-scale SOP core on an FPGA and evaluate its implementation area and processing performance. To accelerate the pattern-matching process, we enhanced the hardware by (1) adding a barrel shifter structure to the traditional SOP architecture to speed up the computation of pattern position information, and (2) utilizing the PCI Express XDMA core's streaming interface to improve data transmission speeds between the SOP core and the host. Implemented on Xilinx's Alveo U50 data center accelerator card, the matrix including 25,000 computational storage elements (pixels) was used alongside a custom-developed functional verification tool to evaluate SOP's capabilities. The evaluation of the entire system using the proposed FPGA implementation architecture showed that the FPGA-based SOP can be used for pattern recognition in various fields.
• 書誌情報: DAシンポジウム2024論文集; 巻 2024, p. 200-207, 発行日 2024-08-21
• 出版者 / 言語: ja
• 出版者: 情報処理学会