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アイテム
コンプレッサツリー生成のための一般化並列カウンタの網羅的探索
https://ipsj.ixsq.nii.ac.jp/records/238241
https://ipsj.ixsq.nii.ac.jp/records/23824183bda02a-8101-443e-abc6-24916630a01f
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-DAS2024017.pdf (944.2 kB)
2026年8月21日からダウンロード可能です。
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Copyright (c) 2024 by the Information Processing Society of Japan
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| 非会員：¥660, IPSJ:学会員：¥330, SLDM:会員：¥0, DLIB:会員：¥0 | ||
| Item type | Symposium(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2024-08-21 | |||||||||
| タイトル | ||||||||||
| タイトル | コンプレッサツリー生成のための一般化並列カウンタの網羅的探索 | |||||||||
| タイトル | ||||||||||
| 言語 | en | |||||||||
| タイトル | Enumeration of Generalized Parallel Counters for Compressor Tree Synthesis | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | 回路設計 | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||||
| 資源タイプ | conference paper | |||||||||
| 著者所属 | ||||||||||
| 関西学院大学大学院理工学研究科 | ||||||||||
| 著者所属 | ||||||||||
| 関西学院大学工学部 | ||||||||||
| 著者名 |
野田, 麦
× 野田, 麦
× 石浦, 菜岐佐
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| 著者名(英) |
Mugi, Noda
× Mugi, Noda
× Nagisa, Ishiura
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 本稿では多入力加算器の効率的な FPGA 実装を目的に，まだ発見されていない一般化並列カウンタ (Generalized Parallel Counter; GPC) を網羅的に探索する手法を提案する．多入力の加算器は乗算回路や積和演算回路のコアであり，FPGA をターゲットに効率的な多入力加算器を実装する手法として，全加算器を拡張した GPC の木を構築する手法が提案されている．Xilinx 7 シリーズの 1 スライスで実現可能な GPC はこれまでに 3 種類知られているが，本稿では 1 スライスで実現可能な GPC を網羅的に列挙することにより，利用可能な新たな GPC の発見を目指す．出力が 5 ビット以下の GPC の全ての入出力仕様を列挙し，それぞれについて入力から LUT への接続及び LUT の真理値表が存在すればそれを求める．提案の探索手法を Rust で実装した結果，探索は約 100 秒で完了し，これまでに知られていなかった 5 種類の GPC (1,2,6;4), (4,2,5;5), (1,2,4,4;5), (1,3,1,6;5), (1,3,3,4;5) を発見した．また，これらの GPC を用いて 8～32 ビットの乗算回路と多入力加算回路を構成した結果，2 つの回路でスライス数を，2 つの回路で段数を削減することができた． | |||||||||
| 論文抄録(英) | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | This paper proposes a method to exhaustively search for undiscovered generalized parallel counters (GPCs), aiming for the efficient implementation of multi-input adders on FPGAs. Multi-input adders, which are core components of multiplication and multiply-accumulate circuits, can be efficiently implemented on FPGAs by constructing trees of expanded full adders, known as GPCs. Although three GPC designs implementable with a single slice of the Xilinx 7 series are known, this paper aims to discover new GPCs by exhaustively enumerating those that can be realized within one slice. We enumerate all possible input-output specifications for GPCs with up to five output bits and search for the connections from the inputs to LUTs and their truth tables if they exist. A search program implemented in Rust completed enumeration in about 100 seconds and discovered five previously unknown GPCs: (1,2,6;4), (4,2,5;5), (1,2,4,4;5), (1,3,1,6;5), and (1,3,3,4;5). Using these GPCs to construct 8 to 32-bit multiplication circuits and multi-input adders resulted in a reduction of the number of slices in two circuits and the number of stages in two others. | |||||||||
| 書誌情報 |
DAシンポジウム2024論文集 巻 2024, p. 106-112, 発行日 2024-08-21 |
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| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
