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アイテム
ハイパフォーマンスコンピューティングに適したメモリ階層の検討
https://ipsj.ixsq.nii.ac.jp/records/23800
https://ipsj.ixsq.nii.ac.jp/records/23800e213006d-06bb-47c7-be7c-62eb389ef056
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1999 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1999-05-21 | |||||||
タイトル | ||||||||
タイトル | ハイパフォーマンスコンピューティングに適したメモリ階層の検討 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Preliminary Evaluation of New Memory Hierarchy for High Performance Computing | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
東京大学先端科学技術研究センター | ||||||||
著者所属 | ||||||||
東京大学先端科学技術研究センター | ||||||||
著者所属 | ||||||||
筑波大学計算物理学研究センター | ||||||||
著者所属 | ||||||||
筑波大学計算物理学研究センター | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Research Center for Advanced Science and Technology, The University of Tokyo | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Research Center for Advanced Science and Technology, The University of Tokyo | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Center for Computational Physics, University of Tsukuba | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Center for Computational Physics, University of Tsukuba | ||||||||
著者名 |
大河原, 英喜
× 大河原, 英喜
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著者名(英) |
Hideki, Okawara
× Hideki, Okawara
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | ハイパフォーマンスコンピューティングを考えていくにあたって、メモリ構成は重要な問題である。特に、大規模な数値計算においては、十分な演算能力が与えられたとしても、下位のメモリ階層へのアクセスによる性能低下が顕著に現れる。本稿では、この問題への解決手法として、チップ上に実装するメモリとして、従来のキャッシュに加えてソフトウェアでアドレス指定可能な主記憶の一部を載せることを考える。具体的な例としてQCDシミュレーションをとりあげ、その有効性の初期評価を行なった。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In high performance computing, memory hierarchy affects performance significantly. In large scale scientific application, accesses of lower memory hierarchy occur very frequently because data size is very large. In order to solve this problem, we propose a new memory hierarchy which includes software-controllable on-chip memory. We preliminary evaluate the effectiveness of the proposed memory hierarchy on a real application of QCD simulation. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1999, 号 41(1999-ARC-133), p. 55-60, 発行日 1999-05-21 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |