高位合成を用いたマルチFPGA向け回路自動分割手法

• Item type: SIG Technical Reports(1)
• 公開日: 2024-08-01
• タイトル: 高位合成を用いたマルチFPGA向け回路自動分割手法
• タイトル / 言語: en
• タイトル: Automatic Circuit Partitioning Method for Multi-FPGAs with High-Level Synthesis
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: マルチFPGAシステム
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本電気株式会社
• 著者所属: 東京大学工学系研究科付属システムデザイン研究センター
• 著者所属: 慶応義塾大学大学院理工学研究科
• 著者所属: 東京大学工学系研究科付属システムデザイン研究センター
• 著者所属(英): en
• 著者所属(英): NEC Corporation
• 著者所属(英): en
• 著者所属(英): University of Tokyo System Design Lab
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): University of Tokyo System Design Lab
• 著者名: 高橋, 渡; 若林, 一敏; 飯塚, 健介; 天野, 英晴
• 著者名(英): Wataru, Takahshi; Kazutoshi, Wakabayashi; Kensuke, Iizuka; Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では高位合成を用いたマルチ FPGA 向け回路分割手法について述べる．最初に Multi-access Edge Computing (MEC) 用の計算ノードとして複数の FPGA ボードを直接高速シリアルリンクで接続したマルチ FPGA システム M-KUBOS クラスタについて説明する．1 つの FPGA ボードで実現不可能な大規模回路をこれらの複数 FPGA ボードで動かすためには，回路を各ボードに搭載可能な規模に分割し，さらにボード間のデータ通信をシリアルリンクで転送可能な通信インタフェース回路で合成する必要がある．本手法は，回路をゲートレベルで分割するのではなく，C++ や SystemC でかかれた回路を高位合成し，生成された RT レベルのモジュール単位で分割する．分割は高位合成時に得られたボード間の通信量を最小化するヒューリスティックに基づき，通信結合度の高いモジュールをクラスタ化し，クラスタを FPGA デバイスの搭載可能な資源量になるまで成長させる方針で行う．本手法は，高位合成ツール CyberWorkBench 上に実装し，マルチ FPGA システムには M-KUBOS クラスタを対象とした．実験では高位合成向けに C++ 言語で記述された ResNet-50 の回路を自動分割し，FPGA デバイスの大きさに応じて適切に自動分割されることを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper describes automatic circuit partitioning method for multi-FPGAs with high-level synthesis. First, A multi-FPGA system M-KUBOS cluster, in which multiple FPGA boards are connected by direct high-speed serial links as compute nodes for Multi-access Edge Computing (MEC), is described. In order to implement large-scale circuit that cannot be synthesized on a single FPGA board on these multiple FPGA boards, it is necessary to divide the circuits into a size that can be mounted on each board, and then synthesize the data communication between the boards using communication interface circuits that can be transferred via a serial link. This method does not divide circuits at the gate level, but divides them in units of RT-level modules generated by high-level synthesis of circuits written in C++ or SystemC. The partitioning is based on a heuristic to minimise the amount of communication between boards, and is carried out by clustering modules with high communication coupling and growing the clusters until they reach the amount of resources that can be installed in the FPGA. The method was implemented on the high-level synthesis CyberWorkBench and targeted the M-KUBOS board for the multi-FPGA system. In the experiments, automatic partitioning is performed using ResNet-50 written in C++ description, and it is shown that the automatic partitioning is appropriate for the size of the FPGA device.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2024-ARC-258, 号 33, p. 1-6, 発行日 2024-08-01
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会