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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2024
  4. 2024-ARC-258

FPGAによるBinary128行列乗算とアプリケーションの高速化

https://ipsj.ixsq.nii.ac.jp/records/237625
https://ipsj.ixsq.nii.ac.jp/records/237625
c5ee547c-0600-47e8-98b7-2fa382e11cac
名前 / ファイル ライセンス アクション
IPSJ-ARC24258031.pdf IPSJ-ARC24258031.pdf (1.2 MB)
Copyright (c) 2024 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2024-08-01
タイトル
タイトル FPGAによるBinary128行列乗算とアプリケーションの高速化
タイトル
言語 en
タイトル Acceleration of Binary128 Matrix Multiplication with Applications by FPGA
言語
言語 jpn
キーワード
主題Scheme Other
主題 アクセラレーション技術
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
静岡理工科大学
著者所属
会津大学
著者所属
理化学研究所
著者所属(英)
en
Shizuoka Institute of Science and Technology
著者所属(英)
en
University of Aizu
著者所属(英)
en
RIKEN
著者名 河野, 郁也

× 河野, 郁也

河野, 郁也

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中里, 直人

× 中里, 直人

中里, 直人

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中田, 真秀

× 中田, 真秀

中田, 真秀

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著者名(英) Fumiya, Kono

× Fumiya, Kono

en Fumiya, Kono

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Naohito, Nakasato

× Naohito, Nakasato

en Naohito, Nakasato

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Maho, Nakata

× Maho, Nakata

en Maho, Nakata

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論文抄録
内容記述タイプ Other
内容記述 多倍長浮動小数点演算のような高精度の演算を要求するアプリケーションの 1 つに半正定値計画問題 (SDP) が挙げられる.その根幹となる演算は行列乗算などの線形代数演算である.SDPA を高速かつ精確に解く用途として, CPU/GPU による高速化については,高精度線形代数演算ライブラリ MPLAPACK が既に実績を持つが,本研究では別のアプローチとして FPGA を活用した四倍精度行列乗算 (Binary128-GEMM) の高速化を試みている.本稿では,これまでの研究で実装した FPGA 上での Binary128-GEMM の実装を基にした,LU 分解や SDPA といった行列乗算を根幹とするアプリケーションでの性能評価について報告する.
論文抄録(英)
内容記述タイプ Other
内容記述 Matrix multiplication is a fundamental operation in numerous scientific computations. To achieve high numerical precision, certain problems represented by semidefinite programming (SDP) require 128-bit floating points and higher precision arithmetic. However, there is limited hardware support for higher precision. MPLAPACK is a well-known linear algebra library for multiple precision that provides high performance computation on CPUs and GPUs. In this research, we focus on implementing fast FPGA accelerators for matrix multiplication with binary128 arithmetic and their integration into MPLAPACK. This paper reports on the performance evaluation of our current FPGA designs, including their application to practical problems.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2024-ARC-258, 号 31, p. 1-6, 発行日 2024-08-01
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 08:49:17.915054
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