@techreport{oai:ipsj.ixsq.nii.ac.jp:00234573,
 author = {堀, 篤史 and 新井, 文也 and 浅井, 哲也 and 安藤, 洸太 and Atsushi, Hori and Fumiya, Arai and Tetsuya, Asai and Kota, Ando},
 issue = {29},
 month = {Jun},
 note = {近年ニューラルネットワークモデルは大規模化，多様化しており様々なモデルを高速に処理できる専用演算器が求められている．本研究では複数のモデルに対して最適な並列性，計算順序を選択可能な可変並列性アーキテクチャを検討する．本研究の基本的なアーキテクチャは積和演算ユニット PE とそれに付属するメモリを並べたものであり，メモリや PE の接続及びデータフローを変化させることで可変並列性を実現する CGRA アーキテクチャである．全結合層において選択可能な 5 通りの計算手順とそれに対応する接続を示した．各計算手順での演算にかかるサイクル数とデータレートを評価し，これにより要求に応じて計算手順を選択する方法を示した．さらに，必要となるメモリの物理的なサイズについて概算した．},
 title = {ニューラルネットワーク計算のためのメモリ中心型可変並列性CGRAの検討},
 year = {2024}
}