@techreport{oai:ipsj.ixsq.nii.ac.jp:00023376,
 author = {小西, 将人 and 五島, 正裕 and 森, 眞一郎 and 富田, 眞治 and Masahito, Konishi and Masahiro, Goshima and Shin-Ichiro, Mori and Shinji, Tomita},
 issue = {84(2003-ARC-154)},
 month = {Aug},
 note = {近年では，命令が発行されてから実行されるまでのレイテンシ，発行レイテンシの増加と，小容量化に伴う1次キャッシュ・ミス率の悪化のため，投機的スケジューリング・ミスによる性能低下が問題となりつつある．本稿では，最近多くの高性能なプロセッサが採用している物理レジスタ・ファイルを用いたout-of-order実行方式に対して，リザーベーション・ステーションを併用する技術を提案する．この方式では，レジスタ読み出しをバックエンドではなく，フロントエンドで行うことにより，発行レイテンシを半減することができる．シミュレーションの結果，SPEC95ベンチマークでは平均で20.0%の性能向上を確認した．, Recently, the increase of issue latency is becoming a problem.  Issue latency is cycles from the instruction scheduling to actual execution. The increase of the issue latency increases miss-penalty of instruction scheduling and degrades the performance. When a line buffer is used to reduce load latency, scheduling misses will occurs with high frequency and the issue latency problem will become apparent.  This paper introduces yet another design of a superscalar processor using a reservation station and a physical register file together. Since the register file read is performed in the front-end, it can drastically reduce the issue latency.  Evaluation result shows it achieves an average speed-up of 20% for the SPEC95 benchmark.},
 title = {リザーベーションステーションと物理レジスタ・ファイルを併用するスーパースケーラ・プロセッサ},
 year = {2003}
}