WEKO3
アイテム
SR11000モデルH1におけるバリア同期の高速化手法
https://ipsj.ixsq.nii.ac.jp/records/23369
https://ipsj.ixsq.nii.ac.jp/records/23369ab11239d-1c5f-46ed-a6e7-c4fa002f8f4a
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2003 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2003-11-27 | |||||||
タイトル | ||||||||
タイトル | SR11000モデルH1におけるバリア同期の高速化手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Fast Barrier Synchronization Mechanism of SR11000 model H1 | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
値 | (株)日立製作所中央研究所 | |||||||
著者所属 | ||||||||
値 | (株)日立製作所中央研究所 | |||||||
著者所属 | ||||||||
値 | (株)日立製作所中央研究所 | |||||||
著者所属 | ||||||||
値 | (株)日立製作所中央研究所 | |||||||
著者所属 | ||||||||
値 | (株)日立製作所中央研究所 | |||||||
著者所属(英) | ||||||||
言語 | en | |||||||
値 | Hitachi, Ltd., Central Research Laboratory | |||||||
著者所属(英) | ||||||||
言語 | en | |||||||
値 | Hitachi, Ltd., Central Research Laboratory | |||||||
著者所属(英) | ||||||||
言語 | en | |||||||
値 | Hitachi, Ltd., Central Research Laboratory | |||||||
著者所属(英) | ||||||||
言語 | en | |||||||
値 | Hitachi, Ltd., Central Research Laboratory | |||||||
著者所属(英) | ||||||||
言語 | en | |||||||
値 | Hitachi, Ltd., Central Research Laboratory | |||||||
著者名 |
中村, 友洋
× 中村, 友洋
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著者名(英) |
Tomohiro, Nakamura
× Tomohiro, Nakamura
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 共有メモリ型計算機において高い並列実効性能を実現するには,並列処理の起動終結時のバリア同期オーバーヘッドを低減することが重要である。ノードを構成する複数のマイクロプロセッサを一斉にしかも高速に起動させる協調型マイクロプロセッサ機構により高い並列実効性能を達成したスーパーテクニカルサーバSR8000の後継シリーズの初代モデルであるSR11000モデルH1は,キャッシュシステムを利用したソフトウェアによるバリア同期方式により,高速なバリア同期処理を実現することで,高い並列実効性能を達成する。本稿では高速バリア同期方式の概要とその高速化手法について述べ,SR11000モデルH1による性能評価結果を紹介する。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In order to realize a high parallel execution performance in a shared memory type parallel computer, it is important to reduce the barrier synchronization overhead. SR11000 model H1 is the first model of the succeeding series of the super technical server SR8000 that attained the high parallel execution performance by the CO-operative Micro-Processors in single Address Space (COMPAS) function which simultaneously and rapidly synchronizes the multiple CPUs in a node. SR11000 model H1 attains a high parallel execution performance by high-speed barrier synchronization processing according to the barrier synchronization mechanism by the software using the cache system. In this paper, the outline and technique of a high-speed barrier synchronization mechanism are described, and the performance evaluation result is introduced. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 2003, 号 119(2003-ARC-155), p. 69-74, 発行日 2003-11-27 |
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Notice | ||||||||
値 | SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | |||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |