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  1. 研究報告
  2. 組込みシステム(EMB)
  3. 2024
  4. 2024-EMB-065

マルチコアRISC-Vプロセッサ用コンテキストキャッシュの設計

https://ipsj.ixsq.nii.ac.jp/records/233496
https://ipsj.ixsq.nii.ac.jp/records/233496
18b3533b-deb4-40f6-8a80-68e75e44f38f
名前 / ファイル ライセンス アクション
IPSJ-EMB24065019.pdf IPSJ-EMB24065019.pdf (1.2 MB)
Copyright (c) 2024 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
EMB:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2024-03-14
タイトル
タイトル マルチコアRISC-Vプロセッサ用コンテキストキャッシュの設計
タイトル
言語 en
タイトル Context Cache Design for Multicore RISC-V Processors
言語
言語 jpn
キーワード
主題Scheme Other
主題 プロセッサ・アーキテクチャ
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
慶應義塾大学理工学部
著者所属
株式会社アクセル
著者所属
株式会社アクセル
著者所属
慶應義塾大学理工学研究科
著者所属(英)
en
Faculty of Engineering, Keio University
著者所属(英)
en
Axell Corporation
著者所属(英)
en
Axell Corporation
著者所属(英)
en
Guraduate School of Science and Technology, Keio University
著者名 山澤, 彪

× 山澤, 彪

山澤, 彪

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伊藤, 務

× 伊藤, 務

伊藤, 務

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水頭, 一壽

× 水頭, 一壽

水頭, 一壽

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山﨑, 信行

× 山﨑, 信行

山﨑, 信行

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著者名(英) Akira, Yamazawa

× Akira, Yamazawa

en Akira, Yamazawa

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Tsutomu, Itou

× Tsutomu, Itou

en Tsutomu, Itou

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Kazutoshi, Suito

× Kazutoshi, Suito

en Kazutoshi, Suito

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Nobuyuki, Yamasaki

× Nobuyuki, Yamasaki

en Nobuyuki, Yamasaki

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論文抄録
内容記述タイプ Other
内容記述 昨今,プログラムは複数のスレッドを用いて処理が実行される場合が多い.スレッドを複数用いて実行する場合,プロセッサ上で実行するスレッドを交換する際にコンテキストスイッチが発生する.この処理には,一般的に数百クロックかかる.コンテキストスイッチが頻繁に発生するようなプログラムでは性能を低下させる要因となる.コンテキストスイッチのオーバヘッドはオンチップの専用キャッシュであるコンテキストキャッシュを用いることで削減することができる.本研究ではマルチコア RISC-V プロセッサ用のコンテキストキャッシュを設計し,擬似的なスレッドの同時実行を行った.そして,コンテキストキャッシュの有効性をプログラムで評価したところ,提案手法によってコンテキストスイッチのオーバヘッドを削減することができた.
論文抄録(英)
内容記述タイプ Other
内容記述 Today, programs are executed using multiple threads. When multiple threads are used for execution, a context switch occurs when the threads are exchanged. The context switch saves the information necessary for the computation (context) to memory and retrieves the context of the next thread from memory. This process results in a large overhead. The context switch overhead can be reduced by using a on-chip cache, the context cache. In this study, we designed the context cache for multi-core RISC-V processors. The results were evaluated with and without the context cache. The proposed method reduces the overhead of context switches.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA12149313
書誌情報 研究報告組込みシステム(EMB)

巻 2024-EMB-65, 号 19, p. 1-6, 発行日 2024-03-14
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-868X
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 10:04:38.421097
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