@techreport{oai:ipsj.ixsq.nii.ac.jp:00233495,
 author = {田中, 秀太朗 and 高田, 勝悟 and 中條, 拓伯 and Hidetaro, Tanaka and Shogo, Takata and Hironori, Nakajo},
 issue = {18},
 month = {Mar},
 note = {ベクトルアーキテクチャでは命令列のチェイニングにより並列実行が可能だが，単一の命令流ではベクトル機能ユニットの使用率が低下する場合がある．ここに同時マルチスレッディング（SMT）を導入することにより，ベクトル機能ユニットの使用率を向上させ，近年需要が高まる AI アプリケーション等のデータレベル並列性の高いプログラムの高速化が見込まれる．本稿では，本研究室で 2022 年度に実装された RISC-V SMT プロセッサである B4SMT にベクトルアーキテクチャを追加することにより，ベクトル拡張と SMT を融合する B4SMT-V の実装および評価を行った．行列乗算プログラムによってクロックサイクル数で比較した結果として，シングルスレッド動作と比較し SMT では約 53.8% にクロックサイクル数を削減することができた．また，ベクトルレジスタファイルの合計サイズが共通のもので比較した場合，SMT を用いることにより約 73.7% に削減することができた．, In vector architectures, the potential for parallel execution lies in the chaining of instruction sequences. However, a singular instruction flow may lead to underutilization of vector functional units. The integration of Simultaneous Multithreading (SMT) presents an opportunity to enhance the efficiency of vector functional units, thereby expediting programs with high data-level parallelism, notably evident in AI applications, which have experienced higher demand recently. This study introduces B4SMT-V, a RISC-V Processor that integrates vector extension with SMT. Specifically, it extends the vector architecture onto B4SMT, a RISC-V SMT processor previously developed in 2022 in our laboratory. On matrix multiplication programs, SMT demonstrates a reduction in clock cycles approximately 53.8%, when compared with single thread execution. In addition, when compared with the same total size of vector register files, the use of SMT reduced the clock cycles to approximately 73.7%.},
 title = {RISC-Vプロセッサのためのベクトル拡張と同時マルチスレッディングの融合},
 year = {2024}
}