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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2004
  4. 80(2004-ARC-159)

オンチップバスの直列化による消費電力削減手法

https://ipsj.ixsq.nii.ac.jp/records/23306
https://ipsj.ixsq.nii.ac.jp/records/23306
54149be8-2f01-4fd7-981e-62553d13d8c5
名前 / ファイル ライセンス アクション
IPSJ-ARC04159028.pdf IPSJ-ARC04159028.pdf (451.0 kB)
Copyright (c) 2004 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2004-07-31
タイトル
タイトル オンチップバスの直列化による消費電力削減手法
タイトル
言語 en
タイトル Bus Serialization for Reducing Power Consumption
言語
言語 eng
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
東京大学
著者所属
日本テキサス・インスツルメンツ
著者所属
東京大学
著者所属
東京大学
著者所属
東京大学
著者所属
東京大学
著者所属
情報セキュリティ大学院大学
著者所属(英)
en
University of Tokyo
著者所属(英)
en
Texas Instruments Japan
著者所属(英)
en
University of Tokyo
著者所属(英)
en
University of Tokyo
著者所属(英)
en
University of Tokyo
著者所属(英)
en
University of Tokyo
著者所属(英)
en
Institute of Information Security
著者名 初田, 直也 バルリニコ, デムス 岩間, 智女 ルォンディンフォン 田代, 大輔 坂井, 修一 田中, 英彦

× 初田, 直也 バルリニコ, デムス 岩間, 智女 ルォンディンフォン 田代, 大輔 坂井, 修一 田中, 英彦

初田, 直也
バルリニコ, デムス
岩間, 智女
ルォンディンフォン
田代, 大輔
坂井, 修一
田中, 英彦

Search repository
著者名(英) Naoya, Hatta Niko, DemusBarli Chitaka, Iwama Luong, DinhHung Daisuke, Tashiro Shuichi, Sakai Hidehiko, Tanaka

× Naoya, Hatta Niko, DemusBarli Chitaka, Iwama Luong, DinhHung Daisuke, Tashiro Shuichi, Sakai Hidehiko, Tanaka

en Naoya, Hatta
Niko, DemusBarli
Chitaka, Iwama
Luong, DinhHung
Daisuke, Tashiro
Shuichi, Sakai
Hidehiko, Tanaka

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論文抄録
内容記述タイプ Other
内容記述 オンチップバスとして長距離の配線を必要とするChip Multi Processorのようなデザインにおいては、バスの消費電力が今後大きな問題になってくると考えられる。本稿では、オンチップバスの消費電力を削減する手法としてバスの直列化を提案する。直列化により配線本数を減らし、配線間距離を広げることで配線間容量を削減する。プロセスの微細化に伴い配線間容量が消費電力へ与える影響が大きくなっていくため、配線間容量の削減は消費電力の削減に効果があると考えられる。評価の結果、45nmプロセスにおいて消費電力を30%削減できる、という結果を得た。
論文抄録(英)
内容記述タイプ Other
内容記述 Shared-bus chip multiprocessors require buses with long wires. The portion of power consumed in wires relatively increases with device scaling. In this paper, we advocate the use of bus serialization to reduce bus power consumption. Bus serialization decreases the number of wires, and increases the pitch between wires. The wider pitch decreases the coupling capacitances of wires, and consequently reduces bus power consumption. Evaluation results indicate that our technique can reduce bus power consumption by 30% at 45nm technology process.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 情報処理学会研究報告計算機アーキテクチャ(ARC)

巻 2004, 号 80(2004-ARC-159), p. 163-168, 発行日 2004-07-31
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-22 20:28:52.461530
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