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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2005
  4. 19(2004-ARC-162)

高感度GPS信号処理回路の構成と高速化について

https://ipsj.ixsq.nii.ac.jp/records/23241
https://ipsj.ixsq.nii.ac.jp/records/23241
2050aaf6-9ae6-4bfd-a4bb-45f17501575a
名前 / ファイル ライセンス アクション
IPSJ-ARC04162028.pdf IPSJ-ARC04162028.pdf (61.1 kB)
Copyright (c) 2005 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2005-03-09
タイトル
タイトル 高感度GPS信号処理回路の構成と高速化について
タイトル
言語 en
タイトル A Circuit and Reduce Computation for High Sensitivity GPS Signal Processing
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
三菱電機(株)
著者所属
三菱電機(株)
著者所属
三菱電機(株)
著者所属
三菱電機(株)
著者所属
三菱電機(株)
著者所属
三菱電機(株)
著者所属(英)
en
Mitsubishi Electric Corp.
著者所属(英)
en
Mitsubishi Electric Corp.
著者所属(英)
en
Mitsubishi Electric Corp.
著者所属(英)
en
Mitsubishi Electric Corp.
著者所属(英)
en
Mitsubishi Electric Corp.
著者所属(英)
en
Mitsubishi Electric Corp.
著者名 浅見, 廣愛 大島, 正資 平井, 俊之 岡村, 敦 鈴木, 信弘 佐藤, 裕幸

× 浅見, 廣愛 大島, 正資 平井, 俊之 岡村, 敦 鈴木, 信弘 佐藤, 裕幸

浅見, 廣愛
大島, 正資
平井, 俊之
岡村, 敦
鈴木, 信弘
佐藤, 裕幸

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著者名(英) Hiroai, Asami Tadashi, Ohshima Toshiyuki, Hirai Atsushi, Okamura Nobuhiro, Suzuki Hiroyuki, Sato

× Hiroai, Asami Tadashi, Ohshima Toshiyuki, Hirai Atsushi, Okamura Nobuhiro, Suzuki Hiroyuki, Sato

en Hiroai, Asami
Tadashi, Ohshima
Toshiyuki, Hirai
Atsushi, Okamura
Nobuhiro, Suzuki
Hiroyuki, Sato

Search repository
論文抄録
内容記述タイプ Other
内容記述 アシストデータ無しで高い感度を得ることのできる高感度なGPS(Global Positioning System)信号処理システムに関して検討を行い、評価を目的としたGPS信号処理用回路の検討・試作を行った。本システムでは、航法メッセージビットの全ての組み合わせに関して、コヒーレント積分を行うことにより高感度な性能を得る。積み上げる航法メッセージのビット数により、組み合わせが膨大になるが、百ミリ秒程度の積分であれば、実現可能な演算量であり、かつ、十分な感度が得られると試算した。試作回路は、ALTERA社のFPGAであるStratix40と8MbitのSRAMで実現可能な構成とした。信号処理の方式と、FPGA内部の回路構成について報告する。
論文抄録(英)
内容記述タイプ Other
内容記述 We examined a GPS (Global Positioning System) signal processing system that was able to obtain high sensitivity without the assistance data, and made the circuit for the GPS signal processing to evaluate the performance. This system obtains high sensitivity performance by integrating coherent for all the combinations of the navigation message bits. The combination becomes huge as the number of bits of navigation messages to integrate coherent increases. However, we estimated that we were able to operate and obtain enough sensitivity in case of the integration of about 100 milliseconds. The circuit is executed with the system of Stratix40 (ALTERA) and 8Mbit SRAM. We report on the method of the signal processing and the composition of the circuit in FPGA.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 情報処理学会研究報告計算機アーキテクチャ(ARC)

巻 2005, 号 19(2004-ARC-162), p. 163-167, 発行日 2005-03-09
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-22 20:30:54.698908
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