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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2005
  4. 56(2005-ARC-163)

DIMMnet-2ネットワークインタフェースにおけるプリフェッチ機構の実装と評価

https://ipsj.ixsq.nii.ac.jp/records/23209
https://ipsj.ixsq.nii.ac.jp/records/23209
b645e7f0-5f8d-49ff-b16d-9ff8ed3d0374
名前 / ファイル ライセンス アクション
IPSJ-ARC05163003.pdf IPSJ-ARC05163003.pdf (874.6 kB)
Copyright (c) 2005 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2005-05-31
タイトル
タイトル DIMMnet-2ネットワークインタフェースにおけるプリフェッチ機構の実装と評価
タイトル
言語 en
タイトル Implementation and Evaluation of the Mechanisims for Low Latency Communication on DIMMnet-2
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
慶應義塾大学
著者所属
慶應義塾大学
著者所属
慶應義塾大学
著者所属
慶應義塾大学
著者所属
横浜国立大学
著者所属
(株) 東芝 研究開発センター
著者所属
東京農工大学
著者所属
慶應義塾大学
著者所属(英)
en
Keio University
著者所属(英)
en
Keio University
著者所属(英)
en
Tokyo University of Agriculture and Technology
著者所属(英)
en
Keio University
著者所属(英)
en
Corporate Research and Development Center,Toshiba
著者所属(英)
en
Tokyo University of Agriculture and Technology
著者所属(英)
en
Keio University
著者所属(英)
en
Keio University
著者名 宮代, 具隆 宮部, 保雄 伊澤, 徹 北村, 聡 箱崎, 博孝 田邊, 昇 中條, 拓伯 天野, 英晴

× 宮代, 具隆 宮部, 保雄 伊澤, 徹 北村, 聡 箱崎, 博孝 田邊, 昇 中條, 拓伯 天野, 英晴

宮代, 具隆
宮部, 保雄
伊澤, 徹
北村, 聡
箱崎, 博孝
田邊, 昇
中條, 拓伯
天野, 英晴

Search repository
著者名(英) YASUO, MIYABE AKIRA, KITAMURA YOSHIHIRO, HAMADA TOMOTAKA, MIYASIRO TETSU, IZAWA NOBORU, TANABE HIRONORI, NAKAJO HIDEHARU, AMANO

× YASUO, MIYABE AKIRA, KITAMURA YOSHIHIRO, HAMADA TOMOTAKA, MIYASIRO TETSU, IZAWA NOBORU, TANABE HIRONORI, NAKAJO HIDEHARU, AMANO

en YASUO, MIYABE
AKIRA, KITAMURA
YOSHIHIRO, HAMADA
TOMOTAKA, MIYASIRO
TETSU, IZAWA
NOBORU, TANABE
HIRONORI, NAKAJO
HIDEHARU, AMANO

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論文抄録
内容記述タイプ Other
内容記述 本研究では、メモリスロット装着型ネットワークインタフェースであるDIMMnet-2上に、プリフェッチ機構を備えたReadモジュールを設計・実装した。このプリフェッチ機構は、ベクトル命令によって不連続なデータへ効率的にアクセスを行うことができる。また、対角要素を対象とする行列計算にベクトル命令を実際に適用し、現時点で約18%の処理時間短縮が可能であることを示した。
論文抄録(英)
内容記述タイプ Other
内容記述 DIMMnet-2 is a network interface for PC cluster, plugged into a DIMM slot. Connecting network interface into commonly used memory bus reduces the cost ofbuilding PC cluster compared with using expensive machines with recent high performance I/O bus like PCI-X. Moreover, low latency communication from the host CPU can be achieved.In this paper, implementation of the mechanisms for lowlatency communication on DIMMnet-2 by making the best use of the memory slot is shown.Its latency for data transfer is lower than those of InfiniBand or QsNET II.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 情報処理学会研究報告計算機アーキテクチャ(ARC)

巻 2005, 号 56(2005-ARC-163), p. 13-18, 発行日 2005-05-31
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-22 20:31:12.589205
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