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アイテム
Pythonに基づくストリーム型高位合成コンパイラの機能レベル検証の高速化
https://ipsj.ixsq.nii.ac.jp/records/231087
https://ipsj.ixsq.nii.ac.jp/records/231087c2c22121-21ab-4174-ad92-171521163bf9
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-HPC23192009.pdf (387.7 kB)
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Copyright (c) 2023 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2023-11-28 | |||||||||
| タイトル | ||||||||||
| タイトル | Pythonに基づくストリーム型高位合成コンパイラの機能レベル検証の高速化 | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | 次世代アーキと自動最適化 | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||||
| 資源タイプ | technical report | |||||||||
| 著者所属 | ||||||||||
| 東京大学 | ||||||||||
| 著者所属 | ||||||||||
| 東京大学 | ||||||||||
| 著者名 |
伊賀, 彰
× 伊賀, 彰
× 高前田, 伸也
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 近年，ムーアの法則やデナードスケーリングの崩壊により CPU の性能向上が鈍化する中，ドメイン固有アーキテクチャ (DSA) の需要が高まっている．DSA は，再構成可能デバイスの一つである FPGA を使用して開発されることが多く，従来は Verilog や VHDL などのレジスタ転送レベル (RTL) の言語が使用されてきた．だが，RTL では複雑なアルゴリズムの設計や検証には困難を極める．そのため，近年では開発のコスト削減のために高位合成が導入されるケースが増えている．本研究では，Veriloggen という Python に基づく高位合成ツールに対し，その機能の一つである Stream の新たな検証手法を提案する．本手法では，フロントエンド上の表現を用いた Python 上でのシミュレーションを行っている．この手法により，従来の Verilog シミュレーションを用いた手法と比べて大きくオーバーヘッドを削減し，約 225 倍の高速化を確認できた． | |||||||||
| 書誌レコードID | ||||||||||
| 収録物識別子タイプ | NCID | |||||||||
| 収録物識別子 | AN10463942 | |||||||||
| 書誌情報 |
研究報告ハイパフォーマンスコンピューティング（HPC） 巻 2023-HPC-192, 号 9, p. 1-6, 発行日 2023-11-28 |
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| ISSN | ||||||||||
| 収録物識別子タイプ | ISSN | |||||||||
| 収録物識別子 | 2188-8841 | |||||||||
| Notice | ||||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||||
| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
