@techreport{oai:ipsj.ixsq.nii.ac.jp:00022965,
 author = {関, 直臣 and 長谷川, 揚平 and 天野, 英晴 and 大久保, 直昭 and 武田, 晴大 and 香嶋, 俊裕 and 白井, 利明 and 宇佐美, 公良 and 近藤, 正章 and 中村, 宏 and Naomi, SEKI and Yohei, HASEGAWA and Hideharu, AMANO and Naoaki, OHKUBO and Seidai, TAKEDA and Toshihiro, KASHIMA and Toshiaki, SHIRAI and Kimiyoshi, USAMI and Masaaki, KONDO and Hiroshi, NAKAMURA},
 issue = {55(2007-ARC-173)},
 month = {May},
 note = {本報告はパワーゲーティング(PG)を使った細粒度動的スリープ制御による消費電力削減手法を提案する。細粒度とは演算部を乗算器、除算器、シフタとそれ以外の演算の４つに分割したそれぞれのユニットを意味する。ＰＧを用いたこれらの制御機構を MIPS R3000 プロセッサに適用し、ASPLA 90nm ライブラリによる配置配線、レイアウトまで行い電力と面積の評価を行った。また、電力評価を取るために RTL シミューレションで４つの組込み系向けベンチマークアプリケーションを動作させて各ユニットの使用頻度を解析した。この結果、アプケーションの平均での消費電力の低減効果は、リーク電力で ３１％、ダイナミック電力は５９％であった。全体では５５％の消費電力削減を達成した。スリープ制御の実装によって生じたエリアオーバーヘッドは３４％であった。, A novel fine grain power gating technique in a processor is proposed for saving leakage power in the future semiconductor processes. By dividing an execution unit into four small units: multiplier, divider, shifter and others and cut off the power dynamically based on the operation, both dynamic and static power can be reduced. We implemented the chip layout of MIPS R3000 with the proposed mechanism using 90nm CMOS technology, and evaluated area and consuming power. Evaluation results of some benchmark programs for embedded application show that 31％ leakage power and 59％ dynamic power are reduced in avarage with 34％ area overhead.},
 title = {MIPS R3000 における細粒度動的スリープ方式の提案},
 year = {2007}
}