@techreport{oai:ipsj.ixsq.nii.ac.jp:00022937,
 author = {和田, 康孝 and 林, 明宏 and 伊能健人 and 益浦, 健 and 白子, 準 and 中野, 啓史 and 鹿野, 裕明 and 木村, 啓二 and 笠原, 博徳 and YASUTAKA, WADA and AKIHIRO, HAYASHI and TAKETO, lYOKU and Takeshi, Masuura and Jun, Shirako and Hirofumi, NAKANO and HlROAKI, SHIKANO and KEIJI, KlMURA and HlRONORI, KASAHARA},
 issue = {79(2007-ARC-174)},
 month = {Aug},
 note = {本稿では，ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法について述べる．ヘテロジニアスマルチコアは．１チップ上に汎用プロセッサに加え，動的再構成可能プロセッサ (DRP) や信号処理用プロセッサ (DSP） などのアクセラレータを複数集積したプロセッサで，低消費電力で高い処理性能を得ることができるアーキテクチャとして情報家電等の分野で注目を集めている．本稿で提案するスタティックスケジューリング手法は，ループやサブルーチン，基本ブロック間の並列性を利用する粗粒度タスク並列処理において，各タスクの特性，チップ上の各コアの種類を考慮して処理時間を最小とするようにタスクを汎用コア及びアクセラレータに割り当て，コア間でのデータ転送は DMR を用いてタスク処理とオーバーラップして行うことにより，プログラムの階層的な並列性とチップ上のアクセラレータを最大限利用する手法である．本手法をMP3エンコーダに適用し評価した結果，SH4A1コアのみを用いた場合に対して，SH4A4コア で3.97倍，SH4A2コアとDRP2コアで12.64 倍，SH4A4コアとDRP4コアを用いたときに24.48倍の速度向上を得られることが確認できた．, This paper proposes a static scheduling scheme for hierarchical coarse grain task parallel pro cessing on a heterogeneous multicore processor. A heterogeneous multicore processor integrates not only general purpose processors but also accelerators like dynamically reconfigurable proces sors (DRPs) or digital signal processors (DSPs). Effective usage of these accelerators allows us to get high performance and low power consumption at the same time. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics of each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using MP3 encoder. Hetero geneous configurations give us 12.64 times speedup with two SH4As and two DRPs and 24.48 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.},
 title = {ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法},
 year = {2007}
}