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アイテム
細粒度命令分解と小品種セルによる高信頼化アーキテクチャの提案
https://ipsj.ixsq.nii.ac.jp/records/22914
https://ipsj.ixsq.nii.ac.jp/records/229140ce70b62-1e15-46dc-bb81-68c777b2347e
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-ARC07175012.pdf (493.1 kB)
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Copyright (c) 2007 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2007-11-22 | |||||||
| タイトル | ||||||||
| タイトル | 細粒度命令分解と小品種セルによる高信頼化アーキテクチャの提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Highly Reliable Architecture with a Fine-grained Instruction Decomposition and a Small Variety of Standard Cells | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者名 |
鈴木, 一範
中田, 尚
中西, 正樹
山下, 茂
中島, 康彦
× 鈴木, 一範 中田, 尚 中西, 正樹 山下, 茂 中島, 康彦
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| 著者名(英) |
Kazunori, SUZUKI
Takashi, NAKADA
Masaki, NAKANISHI
Shigeru, YAMASHITA
Yasuhiko, NAKASHIMA
× Kazunori, SUZUKI Takashi, NAKADA Masaki, NAKANISHI Shigeru, YAMASHITA Yasuhiko, NAKASHIMA
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年のトランジスタ製造のプロセス微細化によって，トランジスタの性能ばらつきが無視できない問題となっている．ばらつきを抑える手法として，セル内のトランジスタを規則的に配置するという方法がある．本論文では トランジスタを規則的に配置したセルを提案する．このセルは PMOS と NMOS を組み合わせたものが基本単位として構成されている．我々の提案したセルは，従来のセルに比べて壊れにくく，また故障を検知する機能を備えている．次に，このセルを組み合わせた高信頼性の演算器を提案した．提案した演算器と命令分解機構を組み合わせることにより従来にない高信頼化アーキテクチャが実現できると考えている． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Recently, process deviation causes transistor variation. It is known that transistor variation can be reduced by arranging transistors regularly. In this paper, we propose new standard cells in which transistors are arranged regularity in order to control variation. These cells are composed by pairs of PMOS and NMOS. The proposed cells are more robust against transistor faults and can also detect them. Next, we propese highly reliable arithmetic circuit by using our cells. We also show that highly reliable architecture can be constructed by this circuit and instruction decomposition circuit. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2007, 号 115(2007-ARC-175), p. 61-66, 発行日 2007-11-22 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
