@techreport{oai:ipsj.ixsq.nii.ac.jp:00228910,
 author = {高木, 颯平 and 小島, 拓也 and 天野, 英晴 and 久我, 守弘 and 飯田, 全広 and Souhei, Takagi and Takuya, Kojima and Hideharu, Amano and Kuga, Morihiro and Masahiro, Iida},
 issue = {43},
 month = {Nov},
 note = {SLM (Scalable Logic Module) は，熊本大学が開発した細粒度再構成ロジックであり，構成情報量が小さく，これによりロジックセルの面積も小さい特徴がある．我々は，このSLM，CPU，スイッチ，メモリを内蔵した新しい FPGA を開発している．このチップでは SLM の構成情報量の小ささを利用し，内部メモリ上に複数の構成情報を蓄え，高速に入れ替える機能を持つ．本稿では，構成情報を圧縮することで，さらに多くの構成情報データを格納するための手法を提案する．この圧縮法は，チップ内部で高速に伸長が可能であり，簡単なハードウェアで実装が可能でなければならない．また，対象となる SLM 再構成ロジックの構成情報は，内部のモジュールで同じパターンが複数回出現しやすい等の特徴を持つ．そこで，今回はこれらの条件に沿った圧縮手法として DMC (Duplicated Module Compression) を提案する．DMC では複数回登場するパターンを辞書に登録することで，Run length 圧縮を行う．加えて伸長回路については，NANGATE45nm プロセスを想定した論理合成を Synopsys 社の Design Compiler N-2017.09-SP1 で行なった．その結果，伸長回路単体では 1GHz で動作するように遅延を設定した上で 708.9µ????2 という小さな回路面積であることがわかった．},
 title = {SLM細粒度再構成ロジックにおける構成情報の圧縮},
 year = {2023}
}