@article{oai:ipsj.ixsq.nii.ac.jp:00227195,
 author = {穐山, 空道 and 山田, 淳二 and 塩谷, 亮太 and Soramichi, Akiyama and Junji, Yamada and Ryota, Shioya},
 issue = {1},
 journal = {情報処理学会論文誌コンピューティングシステム（ACS）},
 month = {Jul},
 note = {コンピュータのメインメモリを構成するDRAMのランダムアクセスレイテンシと消費電力は大きな課題である．前者は20年以上にわたりほぼ改善しておらず，後者は近年のメモリ搭載量の増大からコンピュータ全体の消費電力の大きな割合を占めるに至る．この問題に対し，DRAMの設計余裕を活用した低レイテンシ化，低消費電力化が着目されている．DRAM内の電気的操作は最悪ケースを想定し余裕を持ったタイミングで行うよう設計されている．そのため，たとえば規定の待機時間を待たず操作しても多くの場合正常に動作し，これを利用するとレイテンシと消費電力が削減できる．これを本論文では「DRAMの設計余裕活用技術」と呼ぶ．しかし本技術からアプリケーションが恩恵を得るには，正常動作せずデータが壊れる場合に対処する必要があり，多くの研究が行われている．本論文では，(1) DRAMおよびDRAMの設計余裕活用技術の動作原理，(2)設計余裕活用技術を適用してもデータが破壊されることを防止する研究，(3)設計余裕活用技術の適用時にデータが壊れることを仮定したうえでアプリケーションから意味のある計算結果を得る研究，(4)残された技術的課題，のそれぞれを論じ本問題に対する研究動向をまとめる．, The random-access latency and energy consumption of DRAM are challenging issues. The latency has not improved for decades, and the energy accounts for a significant part in modern computers. To mitigate this issue, exploiting the design margin of DRAM is proposed because DRAM can usually operate correctly with timing violations. However, these exploitation techniques can cause data losses, and considering them is essential. In this paper, we discuss and survey (1) the operations of DRAM and margin exploitation techniques, (2) prevention of data losses, (3) accepting data losses in applications, and (4) remaining problems.},
 pages = {14--28},
 title = {DRAMの設計余裕を活用した低レイテンシ化・低消費電力化手法とその制御法の研究動向},
 volume = {16},
 year = {2023}
}