@techreport{oai:ipsj.ixsq.nii.ac.jp:00225063,
 author = {桂, 潔成 and 佐藤, 貴彦 and 田中, 智樹 and 大塩, 耕平 and 國廣, 昇},
 issue = {27},
 month = {Mar},
 note = {RSA 暗号などは，ショアのアルゴリズムを用いることで大規模な量子コンピュータによって多項式時間で解読可能である．そのため，安全に暗号を使う上では実機で解読可能となる時期を正確に見積もることが重要である．従来の，簡略化された回路を用いた NISQ デバイスによる素因数分解の実験では，成功確率の下限を理論保証するために，十分な数の制御ビットを用いていない．これは制御ビットの数の増加に伴い，回路の量子ゲート数が増加し，実験が困難になるためである．したがって，制御ビット数を増やすためには，回路の更なる効率化が求められる．本研究では，簡略化された回路を効率的に実装するために，中国剰余定理による剰余加算回路の分解，量子フーリエ変換を用いた剰余加算回路，複数の静的回路を用いた動的回路の疑似実装手法の三つを提案する．また，これらを採用した素因数分解回路を実機上で実行し，素因数分解の実験を行う．, The RSA cipher can be decrypted in polynomial time by a large-scale quantum computer using the Shor algorithm. Therefore, a research challenge for secure cryptography is to accurately estimate the time when it can be cracked by a real device. Previous work on prime factorisation with NISQ devices using simplified circuits did not use a sufficient number of measurement qubits to provide a theoretical guarantee for a lower bound on the probability of success. This is because the number of gates in the circuit increases as the number of measurement qubits increases. Therefore, to increase the number of measurement qubits, a further improvement in the efficiency of the circuit is required. In this study, three methods are proposed: a modular adder using the quantum Fourier transform, a simplification using the Chinese remainder theorem, and a pseudo-implementation method for dynamic circuits using multiple static circuits. In addition, a factorisation circuit using these methods is actually implemented on a real device.},
 title = {中国剰余定理と量子フーリエ加算を用いたショアの素因数分解回路の簡略化},
 year = {2023}
}