Item type |
SIG Technical Reports(1) |
公開日 |
2023-01-16 |
タイトル |
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タイトル |
高位合成ツールCyberWorkBenchを用いたマルチFPGA設計環境 |
タイトル |
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言語 |
en |
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タイトル |
Multi-FPGA design environment using CyberWorkBench, a high-level synthesis tool |
言語 |
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言語 |
jpn |
キーワード |
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主題Scheme |
Other |
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主題 |
高位合成と配置配線 |
資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
著者所属 |
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慶應義塾大学大学院理工学研究科 |
著者所属 |
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日本電気株式会社 |
著者所属 |
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東京大学工学系研究科付属システムデザイン研究センター |
著者所属 |
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慶應義塾大学大学院理工学研究科 |
著者所属(英) |
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en |
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Graduate School of Science and Technology, Keio University |
著者所属(英) |
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en |
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NEC |
著者所属(英) |
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en |
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University of Tolyo System Design Lab |
著者所属(英) |
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en |
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Graduate School of Science and Technology, Keio University |
著者名 |
鈴木, 裕章
高橋, 渡
若林, 一敏
天野, 英晴
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著者名(英) |
Hiroaki, Suzuki
Wataru, Takahashi
Kazutoshi, Wakabayashi
Hideharu, Amano
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論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
複数の FPGA ボードを直接高速シリアルリンクで接続したマルチ FPGA システムは,MEC (Multi-edge access Computing) 用の計算ノードとして注目されているが,マルチ FPGA システムでの開発ではアプリケーションの分割を人力で行わなくてはならない.また,分割後もボード間の通信路を設定するテーブルを人手で作る必要があり,使用するボードによって通信路の経路が変わってしまう場合には,その都度変更する必要がある.本稿ではマルチ FPGA システム MKUBOS クラスタを対象として,高位合成ツール CyberWorkbench(CWB) と SystemC を用いてアプリケーションの分割及び,実機実装時に使用する通信路設定テーブルの自動生成を行うことで,マルチ FPGA ボード設計環境のフローを改善した.LeNet のプログラムを実装し,手動で分割時に 78.890[ms],改善された設計フローを使用した場合に 78.892[ms] という評価を得て,手動で分割した場合に対しても性能が落ちず,設計フローを使用することで手間と時間が節約できることを示した. |
書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
書誌情報 |
研究報告システムとLSIの設計技術(SLDM)
巻 2023-SLDM-201,
号 1,
p. 1-6,
発行日 2023-01-16
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ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8639 |
Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |