近似演算を用いる乗算器に対するテストパターン削減について

• Item type: SIG Technical Reports(1)
• 公開日: 2022-11-21
• タイトル: 近似演算を用いる乗算器に対するテストパターン削減について
• タイトル / 言語: en
• タイトル: On Reduction of Test Patterns for a Multiplier Using Approximate Computing
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高信頼LSI設計技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 徳島大学大学院創成科学研究科理工学専攻電気電子システムコース
• 著者所属: 徳島大学理工学部理工学科電気電子システムコース
• 著者所属: 徳島大学大学院 社会産業理工学研究部
• 著者所属: 徳島大学大学院 社会産業理工学研究部
• 著者所属(英): en
• 著者所属(英): Graduate School of Sciences and Technology for Innovation, Tokushima University
• 著者所属(英): en
• 著者所属(英): Department of Science and Technology, Faculty of Science and Technology, Tokushima University
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology, Industrial and Social Sciences, Tokushima University
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology, Industrial and Social Sciences, Tokushima University
• 著者名: 東海, 翔午; 赤松, 大地; 四柳, 浩之; 橋爪, 正樹
• 著者名(英): Shogo, Tokai; Daichi, Akamatsu; Hiroyuki, Yotsuyanagi; Masaki, Hashizume
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，演算誤差を許容できる用途において，演算回路の近似手法が適用されている．乗算器の近似手法としては，乗数と被乗数のビット数に応じて，演算結果の下位ビットを切り捨てる手法などが提案されている．近似演算回路の検査に関しては，故障の影響が許容誤差内に収まる場合に検査対象から除外することで検査時間を短縮できる可能性がある．本論文では，近似乗算器においてより少ないパターンで故障検査を行うため，テストパターン生成時に近似乗算器に制約を課す模擬回路を挿入して，下位ビットのみに伝わる故障以外を検出するテストパターン生成を行った．その結果，模擬回路を挿入する前と比較して，テストパターン数は約 19.8 ％削減することができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In recent years, approximate computing has been used in error-tolerant applications. Several approximation methods have been proposed for approximate multipliers by truncating the lower bits of the calculation result according to the positions of one-bits in the multiplier and the multiplicand. In testing approximation circuits, test time reduction can possibly be achieved by removing faults that affect only within the acceptable range of the calculation error. In this paper, to generate fewer test patterns for an approximate multiplier, the pseudo circuit restricting the fault propagation only to the lower bits is added in the test generation phase. As a result, the proposed test generation can attain about a 19.8 ％ reduction in test patterns.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2022-SLDM-200, 号 5, p. 1-6, 発行日 2022-11-21
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会