並列プレフィックス加算器の構造・桁並び同時最適化に関する考察

• Item type: SIG Technical Reports(1)
• 公開日: 2022-11-21
• タイトル: 並列プレフィックス加算器の構造・桁並び同時最適化に関する考察
• タイトル / 言語: en
• タイトル: A Study on Co-Optimization of logical structure and bit-line placement for Parallel Prefix Adders
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: VLSI設計技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 北陸先端科学技術大学院大学先端科学技術研究科情報科学系
• 著者所属(英): en
• 著者所属(英): School of Information Science, Japan Advanced Institute of Science and Technology
• 著者名: 金子, 峰雄
• 著者名(英): Mineo, Kaneko
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 微細化が進んだ現代の集積回路では，スケーリングのメリットを享受することが難しい配線寄生素子による信号遅延を考慮した回路設計が必要不可欠と考えられる．本稿では，並列プレフィックス加算器の論理構造の最適化を配線遅延を考慮して行うことはもとより，加算器のレイアウトを積極的に操作することにより，回路の速度性能をより向上させるための，論理構造・レイアウトの同時最適化を検討する．なお，配線遅延を考慮・改善するための回路レイアウトは，並列プレフィックス加算器の論理構造の特徴に鑑み，各桁における入力からその桁のキャリー出力を計算する論理コンポーネントの並びを桁ラインと呼び，その桁ラインの配置順序を決める問題に帰着している．始めに，並列プレフィックス加算器の論理的構造を探索するための枠組みとして Prefix Sequence と構造生成ルールによる手続き的構造生成について紹介した後，桁ラインの並び順を決めるレイアウトモデルの下でのエルモア遅延を導入する．次いで，加算器構造と桁ライン並びの最適化として，焼きなまし法に基づく幾つかの方式を紹介した後に，合成実験を通して，手法の有効性などをまとめる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In the advanced ultra-fine scale integrated circuits, the signal propagation delay on wires becomes a critical issue for high speed VLSI circuits. This paper treats structural design of Parallel Prefix Adder considering signal propagation delay. In order to squeeze the improvement of speed performance, circuit layout is also arranged simultaneously, where the layout is simply modeled as the one-dimensional arrangement of bit-line positions. At first, two frameworks for exploration of structural variations of parallel prefix adder are introduced. “Prefix Sequence” is a coding scheme to represent the connection between circuit components somewhat directly, while “Procedural Construction” is a framework in which an adder structure is specified with a sequence of prescribed construction rules. Elmore delay model is then introduced on our one-dimensional arrangement of bit-lines. Several different formations of Simulated-Annealing based structural optimization and bit-line positioning optimization are applied to adder design. Finally, through experiments, the characteristics and differences of individual formations of structural/bit-line positioning optimizations are briefly summarized.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2022-SLDM-200, 号 2, p. 1-6, 発行日 2022-11-21
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会