@techreport{oai:ipsj.ixsq.nii.ac.jp:00219005,
 author = {ソニーノ, ロレンツォ and シュレスタマリ, サソット and 和, 遠 and 近藤, 正章},
 issue = {16},
 month = {Jul},
 note = {半導体プロセス技術が進歩し,Deep Learning が普及・発展するにつれ,モデルの学習・評価に必要な計算量も増加している.メモリがボトルネックとなる中,Deep Learning アクセラレータの能力を向上させ,高性能かつ低エネルギーコンピューティングの要求に応えるため,さまざまな In-Memory-Computation 技術が登場している.本稿では,従来の乗算器と比較して,カーネル保存に 34 倍のメモリを使用し,精度を約 1.7% しか犠牲にしないことで,約 19% のエネルギーを使用しながら遅延を 95% 削減する,新しい SRAM ベースの Processing-In-Memory 近似乗算器を提案する.また,これらのトレードオフを調整するために,他のバリエーションも提案し,遅延とエネルギー消費を犠牲にして必要なメモリを削減している.提案アーキテクチャは,あらかじめ計算された部分積を SRAM メモリに格納し,乗算値に基づいて複数のワード線活性化により加算する.そのため,部分積の加算は,わずかに変更された SRAM により,乗算器の読み出し時にビット単位の OR 演算で行われる.このため,事前計算された部分和を格納するためのメモリ要件が増加し,ビット毎 OR の間に現れる衝突により精度が低下するが,低レイテンシと低エネルギーでの計算が可能になる.本文では,これらのトレードオフを検討し,標準的なシストリックアレイと同様のアーキテクチャを提案する.},
 title = {DNN推論高速化のためのSRAMベース近似デジタル乗算器の提案},
 year = {2022}
}