DNN推論高速化のためのSRAMベース近似デジタル乗算器の提案

• Item type: SIG Technical Reports(1)
• 公開日: 2022-07-20
• タイトル: DNN推論高速化のためのSRAMベース近似デジタル乗算器の提案
• タイトル / 言語: en
• タイトル: An SRAM-Based Approximate Digital Multiplier for DNN Inference Acceleration
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: アクセラレータ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶応義塾大学
• 著者所属: 慶応義塾大学
• 著者所属: 慶応義塾大学
• 著者所属: 慶応義塾大学／理化学研究所
• 著者名: ソニーノ, ロレンツォ; シュレスタマリ, サソット; 和, 遠; 近藤, 正章
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体プロセス技術が進歩し，Deep Learning が普及・発展するにつれ，モデルの学習・評価に必要な計算量も増加している．メモリがボトルネックとなる中，Deep Learning アクセラレータの能力を向上させ，高性能かつ低エネルギーコンピューティングの要求に応えるため，さまざまな In-Memory-Computation 技術が登場している．本稿では，従来の乗算器と比較して，カーネル保存に 34 倍のメモリを使用し，精度を約 1.7% しか犠牲にしないことで，約 19% のエネルギーを使用しながら遅延を 95% 削減する，新しい SRAM ベースの Processing-In-Memory 近似乗算器を提案する．また，これらのトレードオフを調整するために，他のバリエーションも提案し，遅延とエネルギー消費を犠牲にして必要なメモリを削減している．提案アーキテクチャは，あらかじめ計算された部分積を SRAM メモリに格納し，乗算値に基づいて複数のワード線活性化により加算する．そのため，部分積の加算は，わずかに変更された SRAM により，乗算器の読み出し時にビット単位の OR 演算で行われる．このため，事前計算された部分和を格納するためのメモリ要件が増加し，ビット毎 OR の間に現れる衝突により精度が低下するが，低レイテンシと低エネルギーでの計算が可能になる．本文では，これらのトレードオフを検討し，標準的なシストリックアレイと同様のアーキテクチャを提案する．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2022-ARC-249, 号 16, p. 1-6, 発行日 2022-07-20
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会