@techreport{oai:ipsj.ixsq.nii.ac.jp:00219000,
 author = {矢内, 洋祐 and 小島, 拓也 and 奥原, 颯 and 天野, 英晴 and 飯田, 全広 and Yosuke, Yanai and Takuya, Kojima and Hayate, Okuhara and Hideharu, Amano and Masahiro, Iida},
 issue = {11},
 month = {Jul},
 note = {近年，IoT エッジデバイスにおける処理能力の更なる向上が進んでいる．そこで，FPGA と CPU の混載 SoC というソリューションが注目を集めている．従来の面積・消費電力共に大きなハイエンド混載 SoC ではなく，比較的小型のマイクロプロセッサと組込み FPGA IP である eFPGA (Embedded FPGA) を組み合わせた小型・低消費電力な混載 SoC は既にソリューションとして有効であることが確認されている．我々はこれを踏まえて，熊本大学が開発した SLM (Scalable Logic Module) 再構成ロジックとRISC-V CPU，SRAM および外部 I/F を混載した新たな小型・低消費電力な IoT エッジデバイス向け SoC，SLMLET を開発している．SLM には構成情報量が小さくロジックセルが小型である特徴があり，また RISC-V CPU は小型でオープンソースな実装が多数存在することが特徴である．本稿ではこの SLMLET チップの紹介を行い，および製造前の評価としてチップ間の高速インターフェースとして採用した Hyperbus による SLMLET 間の DMA 転送性能評価を行った．その結果，Hyperbus コントローラを論理合成時の想定速度である 50MHz で動作させた際，1024 バイト以上の転送においてバスの理論値の 90% 以上，またコントローラがサポートしている最大サイズである  65535 バイトの転送においては理論値の 99.9% 以上となる 799.4Mbps が達成できることを確認した．},
 title = {RISC-V MPおよびSLM再構成ロジックを混載した「SLMLET」チップの予備評価},
 year = {2022}
}