@techreport{oai:ipsj.ixsq.nii.ac.jp:00218995,
 author = {関川, 栄一郎 and 三輪, 忍 and ヨウ, ドウキン and 塩谷, 亮太 and 八巻, 隼人 and 本多, 弘樹},
 issue = {6},
 month = {Jul},
 note = {CNFET はシリコン MOSFET を代替すると期待されている素子の 1 つであり,いずれは CNFET を用いてプロセッサ設計を行う時代が到来すると予想される.しかしながら,CNFET プロセッサの評価は専ら論理合成ツールなどに組み込まれた回路レベルのシミュレータを用いて行われており,アーキテクチャレベルの評価はほとんど行われていないのが現状である.CNFET プロセッサのアーキテクチャレベルの評価を行う際の課題の 1 つに,メモリ部分の評価がある.プロセッサのメモリ部分は一般に SRAM で構成されており,その評価には CACTI と呼ばれるアーキテクチャレベルの電力/遅延シミュレータが用いられる.ところが現在の CACTI はシリコン MOSFET を用いて構成した SRAM を前提としており,CNFET を用いて構成した SRAM の電力/遅延の見積りには使用できない.そこで本稿では,CACTI に変更を加え,CNFET を用いた SRAM の電力/遅延の見積りに対応できるようにする.具体的には,CNFET の SPICE モデルから CACTI の内部モデルで使用するパラメータを SPICE シミュレーションによって得ることで,CACTI に CNFET のテクノロジーモデルを追加した.また,今回追加したテクノロジーモデルの妥当性を検証するため,変更後の CACTI が出力する SRAM の読み出しと書き込みの動的消費エネルギー,リーク電力,遅延等を SPICE シミュレーションの結果と比較した.CNFET を用いたシングルエンド方式 SRAM のサブアレイについて評価した結果,我々が変更を加えた CACTI は,読み出しと書き込みの消費エネルギーを平均誤差 6.94%,4.07%,リーク電力を平均誤差 9.52% で見積り可能なことがわかった.また,同方式のローカル・ビットラインの遅延は平均誤差 14.09%,ダブルエンド方式のセルアレイのリーク電力は平均誤差4.25% で見積もることができた.},
 title = {SRAMの電力/遅延シミュレータCACTIのCNFETへの対応},
 year = {2022}
}