論理故障テスト並列化のための制御信号のドントケア割当て法

• Item type: SIG Technical Reports(1)
• 公開日: 2022-03-03
• タイトル: 論理故障テスト並列化のための制御信号のドントケア割当て法
• タイトル / 言語: en
• タイトル: A Don't Care Filling Method of Control Signals for Concurrent Logical Fault Testing
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高信頼性技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本大学大学院生産工学研究科
• 著者所属: 日本大学生産工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 京都産業大学情報理工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Science and Engineering, Kyoto Sangyo University
• 著者名: 徐, 浩豊; 細川, 利典; 山崎, 紘史; 新井, 雅之; 吉村, 正義
• 著者名(英): Haofeng, Xu; Toshirori, Hosokawa; Hiroshi, Yamazaki; Masayuki, Arai; Masayoshi, Yoshimura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，VLSI のテストコスト増大に伴い，テストパターン数の削減が重要になっている．テストパターン数を削減するために，テスト圧縮法が提案されている．しかしながら，テスト圧縮法において回路構造が原因となり，多くのテストパターンを削減できない可能性がある．また，テスト圧縮が効果的に適用できるような回路構造に変更するテスト容易化設計手法が提案されている．しかしながら，ゲートレベルでテスト容易化設計を適用すると，遅延の増加により論理合成で実行したタイミングの最適性を損失する可能性がある．論理合成適用前のレジスタ転送レベルでテスト並列化を考慮したテスト容易化設計を適用することが重要である．従来のレジスタ転送レベルでのテスト並列化のためのコントローラ拡大手法は無効状態で状態遷移の設計を行う．そのコントローラ拡大により状態レジスタ数が増加するので，その面積オーバヘッドは大きくなる．本論文では，有効状態における状態遷移が実行されるときに供給される制御信号値のドントケアに着目して，面積オーバヘッドを抑制しながらテストパターン数を削減するための制御信号のドントケア割当て手法を提案する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In recent years, with the increase in test cost for VLSIs, it has been important to reduce the number of test patterns. Test compaction methods have been proposed to reduce the number of test patterns. However, Test compaction methods might not be able to reduce many test patterns due to the circuit structures. Also, design-for-testability methods to change circuit structures such that test compaction is efficiently applied have been proposed. However, when a design-for-testability method is applied at gate level, the optimal timing by logic synthesis might be lost due the delay increasing. It is important to apply design- for-testability considering concurrent testing at register transfer level before application of logic synthesis. Conventional controller augmentation methods considering concurrent testing at register transfer level design state transitions on invalid states. Since the number of status registers increases by the controller augmentation, the area overhead becomes larger. In this paper, we focus on don't cares in control signal values supplied when the state transitions on valid states are performed, and propose a don't care filling method of the control signals to reduce the number of test patterns while suppressing the area overhead.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2022-ARC-248, 号 24, p. 1-6, 発行日 2022-03-03
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会