@techreport{oai:ipsj.ixsq.nii.ac.jp:00217099,
 author = {高木, 颯平 and 丹羽, 直也 and 四釡, 快弥 and 矢内, 洋祐 and 天野, 英晴 and 中里, 優弥 and 尼崎, 太樹 and 飯田, 全広 and Souhei, Takagi and Naoya, Niwa and Yoshiya, Shikama and Yosuke, Yanai and Hideharu, Amano and Yuya, Nakazato and Motoki, Amagasaki and Masahiro, Iida},
 issue = {11},
 month = {Mar},
 note = {SLM (Scalable Logic Module) は，熊本大学が開発した細粒度再構成ロジックであり，構成情報量が小さく，これによりロジックセルの面積も小さい特徴がある．我々は，この SLM，CPU，スイッチ，メモリを内蔵した新しい FPGA を開発している．このチップでは SLM の構成情報量の小ささを利用し，内部メモリ上に複数の構成情報を蓄え，高速に入れ替える機能を持つ．本稿では，構成情報を圧縮することで，さらに多くの構成情報データを格納するための手法を提案する．この圧縮法は，チップ内部で高速に伸長が可能であり，簡単なハードウェアで実装が可能でなければならない．また，対象となる SLM 再構成ロジックの構成情報は，全体としては 0 の連続が多いが，局所的には 0 と 1 が混ざった部分が存在する．本稿では上記の条件に適合した Run Length 圧縮法である TLC（Tag-Less Compression）を提案する．TLC は，0 の並びに特化し，多くの RunLength 法と異なりタグ（プリフィクス）を必要とせず，実装が極めて容易である．Verilog-HDL により伸長回路を設計し，USJC 55nm プロセスを想定して Synopsys 社デザインコンパイラで論理合成を行った．その結果，793µ????2 というきわめて小さな回路面積であることがわかった．また，回路の遅延は 3095psec であり，200MHz で動作するコンフィギュレーション回路に組み込んで利用可能であることがわかった．},
 title = {SLM細粒度再構成ロジックにおける構成情報の圧縮},
 year = {2022}
}