@techreport{oai:ipsj.ixsq.nii.ac.jp:00216109,
 author = {根尾, 優一郎 and 橋本, 昌宜},
 issue = {22},
 month = {Jan},
 note = {近年の FPGA 技術の進歩により積載可能な回路規模が増大している．低レイテンシで高度な画像処理が求められる場合，CNN を組み合わせ回路に実装することが一つの解決策になる可能性がある．演算器を共有し繰り返し利用する一般的な CNN の FPGA 実装に比べ，組み合わせ回路実装は演算を並列に実行するため遅延時間が小さく，重み係数を組み合わせ回路に埋め込むため係数メモリが不要となる利点があるが，論理回路の規模が膨大となる問題がある．そこで係数を埋め込んだ組み合わせ回路の規模が係数に依存することに注目し，推論精度の劣化を抑制しつつ，各係数ごとに量子化ビット数を定めて量子化を行うことで回路規模を削減する手法を検討した．LeNet を用いた評価実験では，畳み込み層において，1.4 ％の精度のペナルティで回路規模を 85 ％削減できるという結果が得られた．},
 title = {CNNの組み合わせ回路実装に向けた重み調整によるLUT数削減手法の検討},
 year = {2022}
}