@techreport{oai:ipsj.ixsq.nii.ac.jp:00216096,
 author = {田中, 秀太朗 and 田中, 友章 and 長岡, 慶太 and 東, 良輔 and 関部, 勉 and 高田, 周一 and 中條, 拓伯 and Hidetaro, Tanaka and Tomoaki, Tanaka and Keita, Nagaoka and Ryosuke, Higashi and Tsutomu, Sekibe and Shuichi, Takada and Hironori, Nakajo},
 issue = {9},
 month = {Jan},
 note = {異なる目的に特化したエンジンを複数種類搭載し動作するヘテロジニアス構成の仮想エンジンアーキテクチャ上で，同時マルチスレッディング（SMT）が動作可能な RISC-V コアである CRVS コアを実装した．SMT では単にマルチコア化するよりも低リソースでの複数スレッド同時実行が可能という長所がある．また，CRVS の位置付けとしては SMT を活かした他エンジンの動作支援が挙げられる．なお，当 RISC-V コアは ArchiTek 社が開発するエッジ AI 向けチップ “Chichibu” に搭載される予定である．本研究では過去の実装と比較しリソース使用量を半分以下に削減し，またメモリに遅延がある場合でも SMT を用いることにより 3% から 6% 程度 IPC が向上した．, The RISC-V core which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture has been implemented. In the arcitecture multiple types of engines which are specialized for different purposes are conducted. As the advantage of SMT, the RISC-V SMT core allows multiple threads to be executed simultaneously at a lower cost than simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism in order to be installed in ”Chichibu” which is developed by ArchiTek as a multicore chip for edge AI. In this implementation, we have reduced the hardware resource usage to less than half of the previous implementation. Also the IPC has been improved by about 3% to 6% by using SMT even when delays in instruction and data memory is brought.},
 title = {仮想エンジンアーキテクチャにおけるRISC-V 同時マルチスレッディング（SMT）コアの実現},
 year = {2022}
}