| Item type |
SIG Technical Reports(1) |
| 公開日 |
2021-11-24 |
| タイトル |
|
|
タイトル |
TCADを用いた回路とレイアウト構造によるフリップフロップのソフトエラー耐性の評価 |
| タイトル |
|
|
言語 |
en |
|
タイトル |
Soft Errors on Flip-flops Depending on Circuit and Layout Structures Estimated by TCAD Simulations |
| 言語 |
|
|
言語 |
jpn |
| キーワード |
|
|
主題Scheme |
Other |
|
主題 |
低電力回路技術およびソフトエラー対策 |
| 資源タイプ |
|
|
資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
|
資源タイプ |
technical report |
| 著者所属 |
|
|
|
京都工芸繊維大学 |
| 著者所属 |
|
|
|
京都工芸繊維大学 |
| 著者所属 |
|
|
|
ローム株式会社 |
| 著者所属 |
|
|
|
京都工芸繊維大学 |
| 著者所属 |
|
|
|
京都工芸繊維大学 |
| 著者所属(英) |
|
|
|
en |
|
|
Kyoto Institute of Technology |
| 著者所属(英) |
|
|
|
en |
|
|
Kyoto Institute of Technology |
| 著者所属(英) |
|
|
|
en |
|
|
ROHM Co.,Ltd. |
| 著者所属(英) |
|
|
|
en |
|
|
Kyoto Institute of Technology |
| 著者所属(英) |
|
|
|
en |
|
|
Kyoto Institute of Technology |
| 著者名 |
小谷, 萌香
中島, 隆一
井置, 一哉
古田, 潤
小林, 和淑
|
| 著者名(英) |
Moeka, Kotani
Ryuichi, Nakajima
Kazuya, Ioki
Jun, Furuta
Kazutoshi, Kobayashi
|
| 論文抄録 |
|
|
内容記述タイプ |
Other |
|
内容記述 |
本稿では 130 nm プロセスのフリップフロップ（FF）とトランジスタと配線を追加した面積，遅延，電力オーバーヘッドの小さい提案回路のソフトエラー耐性をデバイスシミュレーションを用いて評価した．回路シミュ レーションによるソフトエラー耐性評価ではレイアウト依存性を評価することができない．ここではレイアウト構造を TCAD により再現し，レイアウト依存性の評価を行った．ソフトエラー耐性の低い FF と比較して提案回路の臨界 LET 値は 2.5 倍に増加し，Cross Section は 30% に減少した．実測と回路シミュレーションでソフトエラー耐性の相関係数が 0.34 と低かった測定条件においてデバイスシミュレーションを用いることで相関係数は 0.74 へと向上した． |
| 論文抄録(英) |
|
|
内容記述タイプ |
Other |
|
内容記述 |
We compare the soft error tolerance of conventional flip-flops (FFs) and the proposed radiation-hard FF with small area, delay and power overheads by adding transistors and wires in a 130 nm process by using device simulation. Circuit simulations cannot evaluate layout dependence of soft errors. By constructing layout structures on TCAD, the layout dependence is evaluated. The critical LET of the proposed circuit becomes 2.5x larger than the conventional FF and the cross section of the proposed circuit is decreased to 30%. The correlation coefficient of the soft error tolerance on a specific condition between the measurement results and the circuit simulation results is 0.34, while that between the measurement results and the device simulation results becomes 0.74. |
| 書誌レコードID |
|
|
収録物識別子タイプ |
NCID |
|
収録物識別子 |
AA11451459 |
| 書誌情報 |
研究報告システムとLSIの設計技術（SLDM）
巻 2021-SLDM-196,
号 1,
p. 1-6,
発行日 2021-11-24
|
| ISSN |
|
|
収録物識別子タイプ |
ISSN |
|
収録物識別子 |
2188-8639 |
| Notice |
|
|
|
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
|
|
言語 |
ja |
|
出版者 |
情報処理学会 |
IPSJ-SLDM21196001.pdf (1.1 MB)
