@techreport{oai:ipsj.ixsq.nii.ac.jp:00213189,
 author = {松浦, 徳己 and 難波, 一輝 and Noriki, Matsuura and Kazuteru, Namba},
 issue = {8},
 month = {Oct},
 note = {近年の VLSI (Very Large Scale IC) は微細化，高集積化，動作電圧の低下に伴いソフトエラーの発生確率が増加しており，地上レベルにおいても問題となっている．ソフトエラーとは回路に発生する一時的故障であり，放射線中に含まれる中性子線やα粒子に起因する．これらの放射線が VLSI に衝突すると過渡電流が生じ，臨界電荷量を超えると値の反転を引き起こすため問題となっている．現在までに様々な耐ソフトエラー技術が提案されているが，D ラッチ製造の容易性からマスタースレーブ型 D-FF が主流であるため，提案されている耐ソフトエラー設計もラッチ単位であることが多い．そこで本稿では，DICE の相補性をエッジトリガ型 D-FF に適用した構造を提案し，DICE を用いたマスタースレーブ型 D-FF との比較を行った．その結果，提案回路はソフトエラー耐性を持ち， 消費電力，セットアップ時間において有用であることを示す．, In recent years, the probability of soft errors has been increasing due to the miniaturization, high integration, and low operating voltage of VLSI, and this has become a problem at the ground level. Soft errors are temporary failures that occur in circuits and are caused by neutrons and alpha particles contained in radiation. The soft errors are caused by neutrons and α-particles in the radiation, and are a problem because transient currents are generated when the radiation hits the VLSI, causing a value reversal when the critical charge level is exceeded. To date, various soft-error tolerance techniques have been proposed, but since master-slave D-FFs are the mainstream due to the ease of D-latch fabrication, the proposed soft-error tolerance designs are often latch-based. In this paper, we propose a structure that applies the complementarity of the DICE to edge-triggered D- FFs, and compare it with master-slave D-FFs using the DICE. The results show that the proposed circuit is useful in terms of soft error tolerance, power consumption, and setup time.},
 title = {DICEの相補性に基づくエッジトリガ型D-FF},
 year = {2021}
}