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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2021
  4. 2021-ARC-244

レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法

https://ipsj.ixsq.nii.ac.jp/records/210483
https://ipsj.ixsq.nii.ac.jp/records/210483
3ddf69b4-c62f-4f6c-8192-0ee85d238802
名前 / ファイル ライセンス アクション
IPSJ-ARC21244034.pdf IPSJ-ARC21244034.pdf (2.0 MB)
Copyright (c) 2021 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2021-03-18
タイトル
タイトル レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法
タイトル
言語 en
タイトル A Logic Locking Method Based on Anti-SAT at Register Transfer Level
言語
言語 jpn
キーワード
主題Scheme Other
主題 高信頼化技術
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
日本大学
著者所属
日本大学
著者所属
京都産業大学情報理工学部
著者所属(英)
en
Nihon University
著者所属(英)
en
Nihon University
著者所属(英)
en
Faculty of Information Science and Engineering,Kyoto Sangyo University
著者名 辻川, 敦也

× 辻川, 敦也

辻川, 敦也

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細川, 利典

× 細川, 利典

細川, 利典

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吉村, 正義

× 吉村, 正義

吉村, 正義

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著者名(英) Atsuya, Tsujikawa

× Atsuya, Tsujikawa

en Atsuya, Tsujikawa

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Toshinori, Hosokawa

× Toshinori, Hosokawa

en Toshinori, Hosokawa

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Masayoshi, Yoshimura

× Masayoshi, Yoshimura

en Masayoshi, Yoshimura

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論文抄録
内容記述タイプ Other
内容記述 近年,大規模化に伴い VLSI を設計会社 1 社のみで設計を行うのが困難になり,IP ベンダより IP コアを購入し必要な部分のみを設計する手法を用いている.一方,IP コアは著作権侵害を容易に行えるという欠点を持つため,論理暗号化を施す必要がある.しかしながら,従来の論理暗号化手法は,SAT 攻撃によって正しい鍵を容易に解読される.SAT 攻撃に耐性のあるアンチ SAT に基づく論理暗号化法が提案されているが,その方法をゲートレベルの論理回路に設計することは困難である.それゆえ,本論文では,レジスタ転送レベルにおいてアンチ SAT に基づく論理暗号化手法を提案する.
論文抄録(英)
内容記述タイプ Other
内容記述 In recent years, increasing circuit density, it has become difficult for only one semiconductor design company to design a VLSI. Thus, design companies purchase IP cores from IP vendors and design only the necessary parts. On the other hand, since IP cores have the disadvantage that copyright infringement can be easily performed, logic locking has to be applied to them. However, with conventional logic locking methods, the correct key can be easily decrypted by a SAT attack. Therefore, anti-SAT methods, which are logic locking method that is resistant to SAT attacks, have been proposed. However, it is difficult to design logic locking based on anti-SAT into logic circuits at gate level. In this paper, we propose a logic locking method based on anti-SAT at register transfer level.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2021-ARC-244, 号 34, p. 1-6, 発行日 2021-03-18
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 18:08:44.578053
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