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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2020
  4. 2020-ARC-241

テストパターン数削減のためのゲート網羅故障の多重目標故障テスト生成法

https://ipsj.ixsq.nii.ac.jp/records/206290
https://ipsj.ixsq.nii.ac.jp/records/206290
2b4addea-e5f9-4e54-bedf-901df39a0de9
名前 / ファイル ライセンス アクション
IPSJ-ARC20241018.pdf IPSJ-ARC20241018.pdf (1.7 MB)
Copyright (c) 2020 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2020-07-23
タイトル
タイトル テストパターン数削減のためのゲート網羅故障の多重目標故障テスト生成法
タイトル
言語 en
タイトル A Multiple Target Test Generation Method for Gate-Exhaustive Faults to Reduce the Number of Test Patterns
言語
言語 jpn
キーワード
主題Scheme Other
主題 回路のテスト・故障診断
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
日本大学大学院生産工学研究科
著者所属
日本大学生産工学部
著者所属
京都産業大学情報理工学部
著者所属
日本大学生産工学部
著者所属(英)
en
Graduate School of Industrial Technology Nihon University
著者所属(英)
en
College of Industrial Technology Nihon University
著者所属(英)
en
Faculty of Information Science and Engineering Kyoto Sangyo University
著者所属(英)
en
College of Industrial Technology Nihon University
著者名 浅見, 竜輝

× 浅見, 竜輝

浅見, 竜輝

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細川, 利典

× 細川, 利典

細川, 利典

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吉村, 正義

× 吉村, 正義

吉村, 正義

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新井 雅之

× 新井 雅之

新井 雅之

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著者名(英) Ryuki, Asami

× Ryuki, Asami

en Ryuki, Asami

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Toshinori, Hosokawa

× Toshinori, Hosokawa

en Toshinori, Hosokawa

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Masayoshi, Yoshimura

× Masayoshi, Yoshimura

en Masayoshi, Yoshimura

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Masayuki, Arai

× Masayuki, Arai

en Masayuki, Arai

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論文抄録
内容記述タイプ Other
内容記述 近年,集積回路の高集積化・複雑化に伴い,セル内の欠陥が増加し,セル内の故障モデルのテスト生成法やゲート網羅故障モデルのテスト生成法が提案されている.ゲート網羅故障は各セルに対して 2 のそのセルの入力数乗個定義されるため,縮退故障モデルと比較して,テスト生成の対象とする故障数やテストパターン数が増大する.本論文ではテストパターン数を削減するために,テスト生成時に 1 つのテストパターンでより多くのゲート網羅故障の検出を可能とする多重目標故障テスト生成法を提案する.本手法の適用により検出可能なゲート網羅故障をすべて検出するためのテストパターン数を従来手法と比較して 19~48 %削減することができた.
論文抄録(英)
内容記述タイプ Other
内容記述 In recent years, as the high density and complexity of integrated circuits have increased, defects in cells have increased, and test generation methods for fault models in cells and test generation methods for gate-exhaustive fault models have been proposed. Since the number of gate-exhaustive faults is defined as the total sum of 2 to the power of the number of cell inputs, the number of faults and the number of test patterns drastically increase compared to the stuck-at fault model. In this paper, to reduce the number of test patterns, we propose a multiple target test generation method that enables detection of as many gate-exhaustive faults as possible with one test pattern during test generation. The proposed method was able to detect all detectable gate-exhaustive faults and to reduce the number of test patterns by 19 to 48% compared to the conventional method.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2020-ARC-241, 号 18, p. 1-6, 発行日 2020-07-23
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 19:28:12.633934
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