WEKO3
アイテム
ハードウェアによるデッドロック検出支援機構について
https://ipsj.ixsq.nii.ac.jp/records/20153
https://ipsj.ixsq.nii.ac.jp/records/2015382d9d27b-0283-4f69-8455-e64d246bef98
| 名前 / ファイル | ライセンス | アクション |
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Copyright (c) 1996 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
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| 公開日 | 1996-03-11 | |||||||
| タイトル | ||||||||
| タイトル | ハードウェアによるデッドロック検出支援機構について | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Design of Hardware Deadlock Detection Mechanism | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 奈良先端科学技術大学院大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nara Institute of Science and Technology | ||||||||
| 著者名 |
最所圭三
× 最所圭三
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| 著者名(英) |
Keizo, Saisho
× Keizo, Saisho
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | ロックを用いる並行処理制御方式では,デッドロック検出のオーバヘッドが大きい.特に,著者らが提案した多重待ち二相施錠方式では,デッドロック検出を他のロックを用いた並行処理制御方式よりも多用するため,このオーバヘッドが大きな問題になる.このため,多重待ち二相施錠方式のハードウェア化することによって並行処理制御のオーバヘッドを小さくすることを試みたが,ハードウェア量が非常に大きくなり,実現が困難であった.このため,今回,ロックを用いる並行処理制御方式で最もオーバヘッドが大きいデッドロック検出機構のみをハードウェア化することを考え,その設計を行なった.その際,ハードウェア内で並列処理できること,構造が簡単なことを設計目標にした. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Deadlock detection problem is one of the most serious problems when a locking mechanism is employed by a concurrency control mechanism. This problem is much more serious for the Multi-Wait Two-Phase Locking Mechanism, which is proposed by the authors, than other mechanisms, because the mechanism has to use deadlock detection too many times. To avoid this shortcoming, we designed a hardware to realize Multi-Wait Two-Phase Locking. Another problem is, however, appeared on the hardware. The problem is that the size of hardware becomes too large and it is hard to realize it. In this paper, only deadlock detection mechanism, which is most costly part of the concurrency control mechanism with locking mechanism, is selected and designed in order to reduce the size of the hardware. The followings is the designing policies: (1) parallel execution in the hardware, and (2) simplified structure. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10112482 | |||||||
| 書誌情報 |
情報処理学会研究報告データベースシステム(DBS) 巻 1996, 号 25(1995-DBS-107), p. 57-64, 発行日 1996-03-11 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||