| Item type |
SIG Technical Reports(1) |
| 公開日 |
2019-03-10 |
| タイトル |
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タイトル |
FPGAを用いた量子化DNNの推論ハードウェアの設計 |
| タイトル |
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言語 |
en |
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タイトル |
Design of Quantized DNN Inference Hardware on an FPGA Board |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
機械学習/深層学習 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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名古屋大学 |
| 著者所属 |
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名古屋大学 |
| 著者所属 |
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名古屋大学 |
| 著者所属 |
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兵庫県立大学 |
| 著者所属 |
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兵庫県立大学 |
| 著者所属 |
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兵庫県立大学 |
| 著者所属 |
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日本電気株式会社 |
| 著者所属(英) |
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en |
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Nagoya University |
| 著者所属(英) |
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en |
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Nagoya University |
| 著者所属(英) |
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en |
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Nagoya University |
| 著者所属(英) |
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en |
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University of Hyogo |
| 著者所属(英) |
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en |
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University of Hyogo |
| 著者所属(英) |
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en |
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University of Hyogo |
| 著者所属(英) |
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en |
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NEC Corporation |
| 著者名 |
山本, 椋太
岡本, 卓也
本田, 晋也
張, 天豫
趙, 茜
中本, 幸一
若林, 一敏
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
近年，DNN （Deep Neural Network） を用いた推論器の需要が高まっている．組込みシステムにおいても，FA の効率化や自動運転などの分野において，その需要が高まっている．組込みシステムにおいては，リアルタイム性やメモリ容量などの制約が強い場合が多く，CPU や GPU ではその制約を満足できない場合があり，FPGA を使用することが検討されている．本稿では，我々が現在開発を進めている FPGA に対する DNN （Deep Neural Network） 推論器のアクセラレータ生成フレームワーク （N3 フレームワーク） について述べ，また，3 値ニューラルネットワークを題材に，その高速化手法について述べる． |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 書誌情報 |
研究報告システム・アーキテクチャ（ARC）
巻 2019-ARC-235,
号 38,
p. 1-8,
発行日 2019-03-10
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8574 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-ARC19235038.pdf (1.4 MB)
